VHDL देरी तत्व

विभिन्न डिजिटल उपकरणों को डिजाइन करते समय, विशेष रूप से, नियंत्रकों के लिए, FPGA के विभिन्न आउटपुट के लिए या FPGA के अंदर अन्य तत्वों को एक ही सिग्नल की आपूर्ति में देरी को व्यवस्थित करना आवश्यक है।

पहले, असतत तर्क के साथ एक समान स्थिति पर विचार करें। आमतौर पर, यदि किसी डेवलपर के पास छह नहीं फाटकों (उदाहरण के लिए, 155LN1) के साथ एक चिप है, तो वह दो तत्वों की श्रृंखला कनेक्शन का उपयोग देरी तत्व (10 ... 20 नैनोसेकंड) के रूप में करता है। कभी-कभी उन दोनों के बीच वह एक आरसी सर्किट सम्मिलित करता है, जिसके साथ आप 10 से 150 एनएस की देरी कर सकते हैं।

FPGA चिप में, इस तरह से देरी की व्यवस्था नहीं की जा सकती। यह सब के बारे में है डिजाइन संश्लेषण सुविधाएँ। संश्लेषण कार्यक्रम एक अनावश्यक लिंक (एक त्रुटि के रूप में) के रूप में दोहरे निषेध को मानता है और इसे समाप्त करता है। आरसी - सर्किट पर, देरी को व्यवस्थित करना भी असंभव है, क्योंकि एफपीजीए कैपेसिटिव लोडिंग को बर्दाश्त नहीं करता है। इसलिए, देरी को व्यवस्थित करने के लिए, मैं निम्नलिखित विधि का सुझाव देता हूं। यह इस तरह दिखता है:

Ct सिग्नल एक ही c सिग्नल है, केवल 100 ns देरी से।

संदर्भ समय संकेत एक निश्चित आवृत्ति के साथ एक नाड़ी संकेत है, जिसे हमें देरी तत्व में उपयोग करने की आवश्यकता है। इस सिग्नल की अवधि न्यूनतम संभव समय है जिसके लिए हम सी के सापेक्ष सिग्नल सीटी में देरी कर सकते हैं। हमारे मामले में, संदर्भ समय सिग्नल की अवधि 50 एनएम (आवृत्ति 20 मेगाहर्ट्ज) है।

अब मैं आपके ध्यान में देरी तत्व की "लोहा" संरचना प्रस्तुत करता हूं:

इस संरचना में नीले रंग का केवल एक समझ से बाहर तत्व है? ”। वास्तव में, यह केवल दहनशील तर्क का एक उत्पाद है। मैं इस तत्व की संरचना को नहीं समझूंगा, मैं केवल इसकी सत्य तालिका दूंगा:

एलिमेंट टी सिग्नल सी के किनारे के साथ सिंक्रनाइज़ेशन के साथ एक साधारण डी-ट्रिगर है। एलिमेंट एसटी संदर्भ आवृत्ति (समय) के आवेगों के एक काउंटर है। सीएलके घड़ी इनपुट के अलावा, इसमें सीई सक्षम इनपुट है। 100 ns का विलंब समय उत्पन्न करने के लिए, काउंटर को दो (50 x 2 = 100) पर गिनकर गणना पूरी करनी होगी। इस पैरामीटर को बाद में काउंटर के VHDL कोड में निर्दिष्ट किया जाना चाहिए। गुलाबी तत्व 3-या है। बफर सिग्नल को आउटपुट सिग्नल सीटी और आंतरिक सिग्नल सीएलआर को अलग करने के लिए आवश्यक है।

एक अनुभवी डेवलपर को यह समझाने की आवश्यकता नहीं है कि यह योजना कैसे काम करती है, लेकिन चूंकि शुरुआती भी इस लेख को पढ़ते हैं, इसलिए मैं योजना का संक्षिप्त विवरण दूंगा।

20 MHz की आवृत्ति के साथ एक बाहरी REFTIME संकेत लगातार सीटी काउंटर को आपूर्ति की जाती है। ट्रिगर टी का इनपुट "डी" लगातार एक तार्किक इकाई से जुड़ा होता है। जब एक संकेत बढ़त सी ट्रिगर इनपुट सीएलके पर लागू होती है, तो पहली इकाई 3-या तत्व के इनपुट पर दिखाई देती है। यह तत्व तुरंत काउंटर को गिनने की अनुमति देता है। जैसे ही काउंटर को 2x में गिना जाता है, डी-फ्लिप फ्लॉप तार्किक शून्य स्थिति में और तार्किक शून्य इसके आउटपुट में अगले REFTIME पल्स के साथ दिखाई देते हैं। इसी समय, एक खाता निषिद्ध है।

इस योजना की ख़ासियत यह है कि सिग्नल C न केवल 100 ns की देरी है, बल्कि ढेर करने के लिए इसकी अवधि को भी 50 ns (यानी रेफरेंस सिग्नल की अवधि) तक छोटा कर दिया गया है। ज्यादातर मामलों में, यह सुविधा महत्वपूर्ण नहीं है और आप इसे अनदेखा कर सकते हैं। लेकिन इस सुविधा का उपयोग पल्स अवधि बनाने के लिए उद्देश्यपूर्ण रूप से भी किया जा सकता है।

मैं आपके ध्यान में देरी तत्व के VHDL कार्यक्रम का पाठ प्रस्तुत करता हूं:


पी 1 लेबल वाली एक प्रक्रिया डी ट्रिगर के व्यवहार का वर्णन करती है, जबकि पी 2 लेबल वाली एक प्रक्रिया एक काउंटर का वर्णन करती है।