🕺🏽 🌙 🎻 VHDL पर देरी तत्व। एक और रूप ✔️ 🎣 🏬

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FPGA में सिग्नल देरी के संभावित कार्यान्वयन का एक विचार देने के लिए " वीएचडीएल पर देरी तत्व " विषय का उत्तर तैयार किया गया था।

एसिंक्रोनस रीसेट सर्किट सिंक्रोनस सर्किट से भी बदतर नहीं हैं। लेकिन केवल तभी जब आपके पास इनपुट पर पहुंचने वाले संकेतों और गणना किए गए समय के बीच देरी का ठोस ज्ञान आपके एलपीजीए में आपके कार्यान्वयन के लिए हो। लेकिन यहां FPGAs का मुख्य लाभ खो गया है - सर्किट में नई कार्यक्षमता जोड़ने या इनपुट-आउटपुट सिग्नल के लिए उपयोग किए गए संपर्कों को बदलने की क्षमता, प्रत्येक नए कार्यान्वयन के बाद से इसके नए समय में देरी को ध्यान में रखना आवश्यक होगा और इस तथ्य पर नहीं कि वे आपके अनुरूप होंगे।

"वीएचडीएल पर विलंब तत्व" विषय से योजना के मामले में, विलंब केवल एक विशेष मामले में लगभग आवश्यक होगा - संदर्भ आवृत्ति के सामने के तुरंत बाद पुनरावृत्ति मोर्चे पर जाता है। और यह फैंसी तर्क क्यों है?

यह बहुत आसान है, यदि आपको संदर्भ आवृत्ति से सिंक्रनाइज़ेशन के साथ कई डी-फ्लिप-फ्लॉप लगाने के लिए एक छोटी सी देरी की आवश्यकता है। इस स्थिति में, विलंब clk20Mhz संदर्भ आवृत्ति की अवधि का एक भाग होगा। नीचे दिए गए उदाहरण में, यदि प्रत्येक किनारे पर कोई रीसेट सिग्नल नहीं है, तो सिग्नल बी सिग्नल ए को दोहराएगा, सिग्नल सी सिग्नल बी को दोहराएगा। सिग्नल ए और सी के बीच देरी संदर्भ आवृत्ति के दो अवधियों में होगी। वांछित देरी प्राप्त करने के लिए नए डी ट्रिगर जोड़ें।

process (clk20Mhz,reset,A) -- begin if reset = '1' then B <= '0'; C <= '0'; elsif (clk20Mhz'event and clk20Mhz = '1') then B <= A; C <= B; end if; end process;
process (clk20Mhz,reset,A) -- begin if reset = '1' then B <= '0'; C <= '0'; elsif (clk20Mhz'event and clk20Mhz = '1') then B <= A; C <= B; end if; end process;
process (clk20Mhz,reset,A) -- begin if reset = '1' then B <= '0'; C <= '0'; elsif (clk20Mhz'event and clk20Mhz = '1') then B <= A; C <= B; end if; end process;
process (clk20Mhz,reset,A) -- begin if reset = '1' then B <= '0'; C <= '0'; elsif (clk20Mhz'event and clk20Mhz = '1') then B <= A; C <= B; end if; end process;
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मामले में जब आप संदर्भ आवृत्ति से कम देरी प्राप्त करना चाहते हैं (अर्थात, उच्च आवृत्ति पर ट्रिगर्स को घड़ी करने के लिए), तो आपको डिजिटल क्लॉक मैनेजर का उपयोग करना होगा। ब्लॉक के इनपुट पर, हम संदर्भ आवृत्ति और नई आवृत्ति के मापदंडों को खिलाते हैं (दोहरी आवृत्ति का एक तैयार आउटपुट है, लेकिन आप पूर्णांक गुणांक के अनुपात से गुणा आवृत्ति का उत्पादन कर सकते हैं; आवृत्ति विभाजन भी संभव है)। हम ट्रिगर के साथ प्रक्रिया को देखने के लिए प्राप्त आवृत्ति का उपयोग करते हैं और क्रिस्टल थरथरानवाला से FPGA में शामिल संदर्भ आवृत्ति की अवधि से कम देरी प्राप्त करते हैं।

डीसीएम के बिना आसानी से दोगुनी आवृत्ति प्राप्त करना संभव है, सिग्नल एज स्थिति (clk20Mhz'event और clk20Mhz = '1') का उपयोग करने के बजाय, संकेत परिवर्तन की स्थिति (clk20Mhz'vent), जो कि संदर्भ आवृत्ति के प्रत्येक किनारे या गिरावट पर है, लेकिन यह महत्वपूर्ण है कि यह अवधि महत्वपूर्ण है। उच्च स्तर निम्न स्तर की अवधि के बराबर था।

तीसरा मामला यह है कि संदर्भ आवृत्ति अवधि की तुलना में बहुत अधिक समय देरी से प्राप्त करना आवश्यक है। संपूर्ण DCM को "धीमी" आवृत्ति बनाने में खर्च करना बुद्धिमानी नहीं है। यह एक काउंटर बनाने के लिए बहुत अधिक लाभदायक है। प्रत्येक किनारे पर एक रीसेट सिग्नल की अनुपस्थिति में, गिनती किए गए टिक्स के मूल्य को संग्रहीत करने वाला तार्किक वेक्टर तब तक बढ़ जाएगा जब तक कि दशमलव संख्या 255 के बराबर स्थिर x "FF" तक पहुंचने की स्थिति पूरी नहीं हो जाती है और सिग्नल ए विपरीत के लिए इसके मूल्य को बदल देता है। ~~यह 254~~ के एक कारक के साथ आवृत्ति ए को संकेत करने के लिए एक सरल संदर्भ आवृत्ति विभक्त है। टिप्पणी के लिए ओसेलॉट के लिए धन्यवाद, यह काउंटर पर एक साधारण संदर्भ आवृत्ति विभक्त है - प्रत्येक नई आवृत्ति की आधी अवधि के 256 अंक तक गिनती करता है। परिणामी आवृत्ति संदर्भ से 512 गुना कम होगी। यद्यपि FPGA में बिट्स की एक बड़ी संख्या से तार्किक वेक्टर का उपयोग करने से किसी को मना नहीं किया गया है, लेकिन वायरिंग में जटिलता यहां बढ़ जाएगी। बेहतर काउंटरों का एक झरना का उपयोग करें।

process (clk,reset) begin if reset = '1' then A <= '0'; count <= (others=>'0'); -- count else if rising_edge(clk) then if count=x"FF" then count <= (others=>'0'); A <= not A; else count <= count + 1; end if; end if; end if; end process;
process (clk,reset) begin if reset = '1' then A <= '0'; count <= (others=>'0'); -- count else if rising_edge(clk) then if count=x"FF" then count <= (others=>'0'); A <= not A; else count <= count + 1; end if; end if; end if; end process;
process (clk,reset) begin if reset = '1' then A <= '0'; count <= (others=>'0'); -- count else if rising_edge(clk) then if count=x"FF" then count <= (others=>'0'); A <= not A; else count <= count + 1; end if; end if; end if; end process;
process (clk,reset) begin if reset = '1' then A <= '0'; count <= (others=>'0'); -- count else if rising_edge(clk) then if count=x"FF" then count <= (others=>'0'); A <= not A; else count <= count + 1; end if; end if; end if; end process;
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process (clk,reset) begin if reset = '1' then A <= '0'; count <= (others=>'0'); -- count else if rising_edge(clk) then if count=x"FF" then count <= (others=>'0'); A <= not A; else count <= count + 1; end if; end if; end if; end process;
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अंत में, FPGAs में कार्यान्वित सिंक्रोनस सर्किट में, देरी हमेशा आवृत्ति अवधि का एक बहु है। तुल्यकालिक इनपुट संकेतों के मामले में, ट्रिगर चरणों के बीच FPGA में सिग्नल के प्रसार समय से अधिक की सटीकता के साथ देरी प्राप्त करना संभव है। अतुल्यकालिक इनपुट संकेतों के मामले में, संदर्भ आवृत्ति की अवधि के कई समय से कम से कम और अधिक से अधिक की देरी प्राप्त करना संभव है। इसके लिए, विलंब समय अंतराल को कम करने के लिए आवृत्ति गुणा किया जाता है।

और यह स्व-तुल्यकालिक सर्किट पर करीब से नज़र डालने के लायक है - FPGA उनके पीछे है।

आपका धन्यवाद

VHDL पर देरी तत्व। एक और रूप

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