VHDL। पुनः डिजाइन करने योग्य डिज़ाइन

शुभ दिन

मैं एक उपयोगी उदाहरण साझा करना चाहूंगा, जिसका मैं अभ्यास में विभिन्न रूपों में उपयोग करता हूं। वीएचडीएल में डिजिटल उपकरणों को डिजाइन करते समय, केवल इनपुट वैक्टर के आकार की तुलना में मॉड्यूल के डिजाइन को अधिक लचीला बनाने की आवश्यकता थी।

समस्या

उदाहरण के लिए, एक डिज़ाइन किया गया डिजिटल फ़िल्टर है, जिसके गुणांक फ्लोटिंग पॉइंट संख्याओं द्वारा दर्शाए जाते हैं। लेकिन समस्या को हल किए जाने के ढांचे के भीतर, एक प्रणाली का निर्माण करना आवश्यक है, जो निश्चित-बिंदु संख्याओं के साथ काम करती है; मैं भी गुणांक को पुन: पेश करने की आवश्यकता के बिना क्षमता बदलने में सक्षम होना चाहूंगा।
समस्या को गहराई से हल करने के लिए, ऐसी स्थिति की कल्पना करें जब हमारे पास निम्नलिखित मापदंडों के साथ एक मॉड्यूल हो:

घटक FIRCustomizeDesign है
सामान्य (
SizeD : पूर्णांक : = 16 ; - इनपुट वैक्टर का आयाम।
- संख्या प्रारूप पूर्णांक भाग के प्रति 1 बिट और आंशिक के लिए SizeD-1 मानता है, अर्थात। अंतराल [-1; 1]।

- स्पष्टता के लिए मापदंडों की संख्या कम है।
P01 : पूर्णांक : = - 32768 ; - = (-0.5) * 2 ^ SizeD - (बिट साइज SizeD के आधार पर)
- हम फ़िल्टर गुणांक को पूर्णांक में पास करेंगे,
- इससे आगे टाइप रूपांतरण होंगे। यह क्रम में अधिक सुविधाजनक है
- मॉड्यूल को जोड़ने के लिए अतिरिक्त पुस्तकालयों को जोड़ने की आवश्यकता नहीं है।
P02 : पूर्णांक : = 22016 ; - = (43/64) * 2 ^ SizeD
P03 : पूर्णांक : = - 4352 ; - = -0.0664
- और इतने पर ...
) ;
बंदरगाह (
rst, sclk : std_logic में ;
data_ready : std_logic में ; - इनपुट तत्परता

- हम 0 बिट को सबसे कम महत्वपूर्ण मानते हैं।
i_data : std_logic_vector में ( SizeD- 1 downto 0 ) ;

पाइपलाइन_ पहले से : बाहर std_logic ;
तैयार : बाहर std_logic ; - आउटपुट तत्परता

o_data : std_logic_vector ( SizeD- 1 नीचे 0 ) ;
) ;

जहां पैरामीटर P0 (0-n) उन सभी प्रकार के मूल्यों को संचारित करता है जो इनपुट डेटा की थोड़ी गहराई में परिवर्तन के साथ बदल सकते हैं, और उन्हें सही ढंग से पुनरावृत्ति करना आवश्यक है। इस मामले में पूर्णांक प्रकार (यदि इसका आयाम पर्याप्त है) के साथ संचालित करना सुविधाजनक है, मॉड्यूल आर्किटेक्चर में इसे आसानी से हस्ताक्षरित / अहस्ताक्षरित में परिवर्तित किया जाता है:

वैल <= to_signed ( P0, SizeD ) + to_signed ( P1, SizeD ) ; - सही गणना को सत्यापित करने के लिए
- चयनित बिट गहराई में,
आउटडेटा <= std_logic_vector ( वैल ) ; - साथ ही एक पारदर्शी निष्कर्ष।

इस प्रकार, जब हम थोड़ी गहराई के साथ प्रयोग करना चाहते हैं और SizeD नंबर बदलना चाहते हैं, तो सभी फ़िल्टर गुणांकों को पुनर्गणना करनी होगी। सहमत हूं, कई बार यह बहुत सुविधाजनक नहीं है। बेशक, एक बाहरी जनरेटर लिखना संभव होगा, लेकिन समाधान हल्का नहीं होगा और प्रत्येक बार अतिरिक्त आंदोलनों की आवश्यकता होगी।
मेरा लक्ष्य मानक VHDL पुस्तकालयों का उपयोग करना है और इस तरह से मापदंडों का वर्णन करना है कि जब SizeD बदलते समय सभी P0 (1-n) स्वचालित रूप से पुनर्गणित हो जाते हैं।

निर्णय

ठोकर का कारण यह है कि सामान्य मामले में प्रारंभिक गुणांक फ़्लोटिंग पॉइंट संख्याओं के रूप में होते हैं, सौभाग्य से इन उद्देश्यों के लिए लाइब्रेरी फ़्लोटिक्सलिब पाया गया, जो पहले से ही वीएचडीएल -200 एक्स में शामिल है, केवल वीएचडीएल -93 का समर्थन करने वाले उत्तेजक और सिंथेसाइज़र के लिए एक समर्थन पृष्ठ है ।

निम्नलिखित परीक्षण से जुड़ने का एक उदाहरण है, शीर्ष मॉड्यूल में उपयोग से कोई मूलभूत अंतर नहीं हैं।

लिब्ररी यानी ;
आईईईई का उपयोग करें । std_logic_1164 । सभी ;
आईईईई का उपयोग करें । numeric_std। सभी ;
ieee .std_logic_textio का उपयोग करें । सभी ;
Iee .math_real का उपयोग करें सभी ;
लिब्ररी फ्लोटिफ़िक्सलिब ;
फ़्लोटफ़िक्सलिब का उपयोग करें। सभी ;
LIBRARY std ;
std.textio का उपयोग करें। सभी ;

संस्था FIRCustomizeDesign_tb है
- खाली
अंत FIRCustomizeDesign_tb ;

आर्किटेक्चर का DUT FIRCustomizeDesign_tb है

- अंतराल में प्रकार sfixed (हस्ताक्षरित फिक्स्ड प्वाइंट) के रूपांतरण के लिए कार्य
फ़ंक्शन sFix2Int ( r : UNRESOLVED_sfixed )
रिटर्न पूर्णांक है
शुरू करना
- मान की विशिष्टता के लिए UNRESOLVED_sfixed प्रकार चुनकर उपसर्ग परिवर्तित करें,
- फिर हम इसे std_logic_vector में अनुवाद करते हैं, फिर संकेत देते हैं कि यह हस्ताक्षरित है,
- वांछित मूल्य पहले से ही प्राप्त किया गया है, लेकिन पूर्णांक तक डालना आवश्यक है।
वापसी ( to_integer ( SIGNED ( to_Std_Logic_Vector ( r ) ) ) ) ;
अंत समारोह sFix2Int ;

निरंतर आकार : पूर्णांक : = 16 ;
निरंतर clk_period : समय : = 100 एनएस ;
- फिल्टर गुणांक को परिभाषित करें।

- उन संख्याओं को विभाजित करने के लिए जिन्हें आपको स्पष्ट रूप से वास्तविक रूप से परिभाषित करने की आवश्यकता है,
- यह कैसे VHDL सिंटैक्स को नियंत्रित करता है।
निरंतर P01 : वास्तविक : = - वास्तविक ( 17 ) / वास्तविक ( 128 ) ;
निरंतर P02 : वास्तविक : = sqrt ( वास्तविक ( 0.675 ) ) ; - हम कोई भी उत्पादन करते हैं
- उच्च सटीकता के साथ गणितीय संचालन।
निरंतर P03 : वास्तविक : = वास्तविक ( 0 ) ; - सब कुछ सख्ती से टाइप किया गया है।
- आदि।
- एक निश्चित बिंदु के साथ हस्ताक्षरित संख्या
स्थिरांक Decimal_Length : पूर्णांक : = 1 ; - पूर्णांक भाग की लंबाई।
- एक उदाहरण के रूप में, प्रारूप तय हो गया है:
निरंतर Fractional_Length : पूर्णांक : = SizeD-Decimal_Length ;
- हम to_sfixed फ़ंक्शन के लिए समझ में आने वाले प्रारूप में संख्या की सीमाओं को लाते हैं।
निरंतर fx_left : पूर्णांक : = दशमलव_घटना- 1 ;
निरंतर fx_right : पूर्णांक : = - ( भिन्नात्मक_Length ) ;
- अधिक सुरुचिपूर्ण रिकॉर्डिंग के लिए एक उपप्रकार को परिभाषित करें।
उपप्रकार qfixed sfixed है ( fx_left downto fx_right ) ;
- अब सब कुछ लक्ष्य प्रारूप में कम हो गया है।
निरंतर fP01 : qfixed : = to_sfixed ( aP21, fx_left, fx_right ) ;
निरंतर fP02 : qfixed : = to_sfixed ( aP22, fx_left, fx_right ) ;
निरंतर fP03 : उपसर्ग : = to_sfixed ( aP23, fx_left, fx_right ) ;
शुरू करना

FIRDUT : FIRCustomizeDesign जेनेरिक मैप (
SizeD => SizeD,
P01 => sFix2Int ( fP01 ) , - पूर्णांक के लिए sfixed का अनुवाद करें
P02 => sFix2Int ( fP02 ) ,
P03 => sFix2Int ( fP03 )
)
पोर्ट मैप (
rst => rst, clk => clk, data_ready => data_ready,
i_data => i_data, तैयार => तैयार, पाइपलाइन_ पहले से => पाइपलाइन_ पहले से,
o_data0 => o_data0
) ;

- फिर सब कुछ मानक है।
test_reactor :
प्रक्रिया ...

अंत DUT ;

लाभ:

• अब, स्रोत डेटा की थोड़ी गहराई को बदलने और मॉड्यूल के संचालन का विश्लेषण करने के लिए, यह SizeD को स्थिर बदलने के लिए पर्याप्त है।
• लक्ष्य संख्या प्रारूप में परिवर्तित होने से पहले गणितीय गणना उच्च सटीकता के साथ की जा सकती है।

नुकसान:

• टाइप रूपांतरण निर्माण बल्कि बोझिल लग रहे हैं, लेकिन यह भी VHDL की एक विशेषता है, जो कठिन टाइपिंग में व्यक्त किया गया है।
• मध्यवर्ती प्रकार के पूर्णांक का उपयोग करने से अतिरिक्त प्रतिबंध लग जाते हैं, लेकिन मेरे कार्य के हिस्से के रूप में, सब कुछ पर्याप्त था।

जेनेरिक मापदंडों की संभावनाओं का एक काफी संकीर्ण उदाहरण दिया गया है, लेकिन इसमें भी सार्वभौमिक समाधान बनाने के लिए पर्याप्त रूप से बड़ी क्षमता है।

आपका ध्यान देने के लिए धन्यवाद।