Verilog। रैम रैपर और इसकी आवश्यकता क्यों है

तथ्य यह है कि FPGA के साथ मेरे परिचित दो साल पुराने हैं। अपने छात्र वर्षों में, एल्टेरा और एक्सिलिनक्स से कोड उदाहरण पढ़ते हुए, मैंने रैम और रोम के विवरण पर थोड़ा ध्यान दिया, क्योंकि यह आवश्यक नहीं था। मुझे पता था कि एक फीफो था, लेकिन मुझे यह भी नहीं पता था कि मुझे इसकी आवश्यकता क्यों है। इसलिए मैंने अपने प्रोजेक्ट को "माथे पर" बनाकर अपने डिप्लोमा का बचाव किया।

मुझे FPGA के क्षेत्र में अपने "ज्ञान" के कारण नौकरी मिली। तुरंत समस्याओं का पता चला कि मुझे इसके बारे में कोई पता नहीं था: मौजूदा परियोजनाओं में 90% तार्किक तत्वों का कब्जा था, और मेरा काम परियोजनाओं में डिजिटल फिल्टर लगाने का था। यह स्पष्ट है कि "माथे पर" इस ​​समस्या को हल करना असंभव था। मौजूदा कोड फिर से लिखना? इससे मदद मिली, लेकिन ज्यादा नहीं। और तभी मुझे एहसास हुआ कि आप कार्यों को हल करने के लिए रैम के साथ कैसे खेल सकते हैं।

चेतावनी! यहां एलईडी नहीं झपकेगी। इसके बजाय, M4K के लिए एक आवरण बदलाव कार्यान्वयन पर विचार किया जाएगा। यह प्रकाशन FPGA और वेरिलोग के साथ न्यूनतम परिचितता मानता है।

शुरू करने के लिए, एक अलग परियोजना में "माथे में" आवश्यक फिल्टर किया, यह स्पष्ट हो गया कि यह एक पतली जगह कहां है। यह ४४४ * १६ बिट्स (४४० फ़िल्टर क्रम है, १६ बिट्स शब्द आयाम है) की शिफ्ट रजिस्टर निकला। इसके साथ कुछ किया जाना था। यह विचार इस तथ्य पर आया कि शिफ्ट एक तुच्छ ऑपरेशन है। स्टेप N में रजिस्टर का वर्तमान मूल्य प्राप्त करें और चरण N-1 में लिए गए रजिस्टर का मूल्य लिखें। कोड उदाहरणों को फिर से पढ़ने के बाद, मैंने पाया कि रैम का उपयोग करके यह कैसे करना है:

module pip #(parameter DATA_WIDTH=16, parameter ADDR_WIDTH=9) ( input [(DATA_WIDTH-1):0] data, input [(ADDR_WIDTH-1):0] read_addr, write_addr, input we, clk, output reg [(DATA_WIDTH-1):0] q ); (*ramstyle = "M4K"*)reg [DATA_WIDTH-1:0] ram[2**ADDR_WIDTH-1:0]; always @ (posedge clk) begin q <= ram[read_addr]; if (we) ram[write_addr] <= data; end endmodule 

यह सीधे उदाहरणों से लिया गया है, केवल पैरामीटर बदल गए हैं। अब यह रैम काम करने के लिए बनी हुई है, जैसा कि ऊपर वर्णित है। इसके लिए, जिसे मैंने रैम रैपर कहा था, लिखा था। एक साधारण राज्य मशीन:

 module upr #(parameter DATA_WIDTH = 16, parameter ADDR_WIDTH = 9) ( input wire clk, input wire en, input wire [ (DATA_WIDTH-1) : 0 ] ram_upr, input wire [ (DATA_WIDTH-1) : 0 ] data_in, output wire [ (DATA_WIDTH-1) : 0 ] upr_ram, output wire we_ram, output wire [ (ADDR_WIDTH-1) : 0 ] adr_out ); assign upr_ram = ram; assign we_ram = r_we; assign adr_out = r_adr; reg [ 2 : 0 ] r_state = state0; localparam state0 = 3'b001, state1 = 3'b010, state2 = 3'b100; reg [ (ADDR_WIDTH-1) : 0 ] r_adr = {ADDR_WIDTH{1'b0}}; reg [ (DATA_WIDTH-1) : 0 ] ram = {DATA_WIDTH{1'b0}}; reg r_we = 1'b0; always @(posedge clk) if(en) begin case(r_state) state0: r_state <= state1; state1: r_state <= state2; state2: r_state <= state1; endcase end always @(posedge clk) case(r_state) state0: begin r_we <= 1'b0; r_adr <= {ADDR_WIDTH{1'b0}}; ram <= data_in; end state1: begin r_we <= 1'b1; if(r_adr == {ADDR_WIDTH{1'b0}}) ram <= data_in; else ram <= ram_upr; end state2: begin r_adr <= r_adr + 1'b1; r_we <= 1'b0; end endcase endmodule 

यह दो चरणों + एक स्थिति में काम करता है जिसे रीसेट के दौरान उपयोग किया जा सकता है। राज्य मशीन अत्यंत सरल है - कोई संक्रमण की स्थिति नहीं, केवल घड़ी संकेत के सामने। पहला चरण (State1) डेटा पर कब्जा करने के लिए है, या RAM से पिछला आउटपुट मान है। यह एक ऐसी प्रतिक्रिया है। दूसरे चरण तक, राइट सिग्नल एक पर सेट हो जाता है और रैम आपकी आवश्यकता के अनुसार कब्जा कर लेगा।

इस दृष्टिकोण में एक महत्वपूर्ण माइनस है - शिफ्ट में 2 घड़ी चक्र होते हैं, लेकिन इस समस्या को भी आसानी से हल किया जा सकता है। एक और महत्वपूर्ण ऋण यह है कि एक घड़ी चक्र में शिफ्ट रजिस्टर से कम से कम दो मूल्यों को "बाहर निकालना" असंभव है। इसका मतलब यह है कि इस पर दृढ़ एनकोडर नहीं चलेगा। इस दृष्टिकोण का लाभ स्मृति के कारण तर्क तत्वों (एलई या स्लाइस) की बचत है।

2 उपायों की समस्या को कैसे हल करें और, और अधिक दिलचस्प बात यह है कि इसके आधार पर पूरी तरह से पैरामीटर वाली डिजिटल एफआईआर फ़िल्टर कैसे करें, मैं आपको बताऊंगा कि क्या यह किसी के लिए दिलचस्प होगा।