हैसवेल ने लेन-देन स्मृति हार्डवेयर समर्थन की घोषणा की

हैसवेल बहुत नवीन टॉक होगा । पिछले साल, AVX में पूर्णांक के साथ नए संचालन का विवरण उपलब्ध हो गया। और इस सप्ताह X86 वास्तुकला का एक और विस्तार प्रकाशित किया गया था । हैसवेल ट्रांसेक्शनल मेमोरी के लिए हार्डवेयर सपोर्ट देखेंगे! अंग्रेजी भाषा की साइटों पर, चर्चा जोरों पर है। ISN Arstechnica LWN Engadget

मुझे लगता है कि यह कई, कई वर्षों में एक्स 86 वास्तुकला का सबसे गैर-तुच्छ विस्तार है। फ़ीचर को ट्रांसेक्शनल सिंक्रोनाइज़ेशन एक्सटेंशन्स (TSX) कहा जाता है, और इसमें दो भाग होते हैं - हार्डवेयर लॉक एलिसन (HLE) और रिस्ट्रिक्टेड ट्रांसएक्शनल मेमोरी (RTM)। "प्रतिबंधित" शब्द पर ध्यान दें। यह सही है, वॉल्यूम, ग्रैन्युलैरिटी और ट्रांजेक्शन नेस्टिंग के स्तर पर कुछ प्रतिबंध हैं।

इन प्रतिबंधों के बारे में और यह सब कैसे एक बिल्ली के नीचे अधिक विस्तार से काम करेगा। (कोई चित्र, उबाऊ तकनीकी पाठ)

सॉफ्टवेयर ट्रांजैक्शनल मेमोरी (एसटीएम) एक प्रसिद्ध अवधारणा है। संक्षेप में, इसका सार यह है कि लेनदेन को परिभाषित किया गया है जिसके भीतर किसी भी मेमोरी सेक्शन में सभी परिवर्तन परमाणु रूप से प्रतिबद्ध हैं, बशर्ते कि अन्य थ्रेड्स के साथ कोई संघर्ष नहीं है, या संघर्ष के मामले में पूरी तरह से रद्द कर दिया गया है। एसटीएम के पास ताले के साथ संगणना पर दो प्रमुख लाभ हैं - संभवतः बेहतर मापनीयता और प्रोग्रामिंग में आसानी (लेनदेन का उपयोग लॉकिंग की तुलना में बहुत सरल है, और लॉकिंग के विपरीत, लेनदेन आसानी से समग्र हो सकता है)।

इंटेल एसटीएम संकलक या TBoost.STM जैसे सॉफ्टवेयर कार्यान्वयन के टन हैं। C ++ में ट्रांसेक्शनल मेमोरी सपोर्ट जोड़ने का प्रस्ताव है। मेरी पसंदीदा क्लोजर एसटीएम आम तौर पर साझा स्मृति के साथ मल्टीथ्रेडेड काम के लिए एकमात्र मुहावरेदार तंत्र है।

दुर्भाग्य से, मुख्य रूप से प्रदर्शन के मुद्दों के कारण, अनिवार्य भाषाओं के लिए एसटीएम को अधिक लोकप्रियता नहीं मिली है।

प्रोसेसर निर्माताओं ने लंबे समय से हार्डवेयर में ट्रांसेक्शनल मेमोरी के लिए अपना समर्थन दिया है। यह संभवतः प्रदर्शन के मुद्दों को हल करेगा। उदाहरण के लिए, ट्रांसेक्शनल मेमोरी के लिए हार्डवेयर सपोर्ट वाला ऐसा UltraSPARC रॉक प्रोसेसर था, लेकिन दुर्भाग्यवश, इसे बंद नहीं किया गया। अज़ुल और आईबीएम में भी काम करने वाले हार्डवेयर होते हैं जो ट्रांसेक्शनल मेमोरी का समर्थन करते हैं।

हसवेल में सब कुछ कैसा है? आमतौर पर, एक स्पष्टीकरण एचएलई से शुरू होता है, फिर आरटीएम आता है, और फिर इसे अंदर कैसे व्यवस्थित किया जाता है। मैं इनसाइट्स से शुरू करता हूं, फिर आरटीएम पर जाता हूं, और एचएलई को अंत में छोड़ देता हूं, यह अधिक दिलचस्प होगा।

हसवेल में कैश के कार्यान्वयन में, कुछ जादू दिखाई देगा जो प्रत्येक कैश लाइन के लिए सक्रिय लेनदेन के रीड-सेट और राइट-सेट में अपनी सदस्यता का निर्धारण करेगा। लेनदेन को शुरू करने और पूरा करने के लिए कई नए यू-ऑप्स भी हैं, जो रोलबैक के लिए और निदान के लिए कारण का पता लगाते हैं।

RTM केवल प्रोग्रामर द्वारा इन नए निर्देशों का उपयोग है। XBEGIN निर्देश लेनदेन शुरू करता है और निरस्त लेनदेन के लिए हैंडलर सेट करता है, XEND पूरा होता है, और XABORT गर्भपात होता है। स्वाभाविक रूप से, अगर RTM के साथ एक प्रोग्राम को X86 प्रोसेसर पर निष्पादित किया जाता है जो TSX का समर्थन नहीं करता है, तो #UD हो जाएगा।

HLE अंदर से बहुत पेचीदा है, लेकिन सिर्फ प्रोग्रामर के लिए। कल्पना करें कि इस तरह की एक टीबी है: उपरोक्त प्राइमेटिक्स के कार्यान्वयन का उपयोग करके, पहले से ही लिखित बहु-थ्रेडेड सॉफ़्टवेयर को ताले के साथ सुधारने के लिए (आप फिर से शुरू कर सकते हैं, आप कुछ भी नहीं बदल सकते हैं।) इस मामले में, आरटीएम के विपरीत, यह आवश्यक है कि परिणामी बाइनरी सही ढंग से प्रोसेसर के रूप में निष्पादित हो। TSX के साथ, और बिना।

यह कैसे किया गया था? एक अर्थ में, HLE को वैरिएबल के लिए rw- लॉक का वैरिएंट माना जा सकता है, जिसका उपयोग लॉक + ट्रांजेक्शन :) के लिए किया जाता है। XAQUIRE और XRELEASE उपसर्ग दर्ज किए गए हैं। ये निर्देश नहीं हैं, ये उपसर्ग हैं (जैसे LOCK, REP)! उन्हें एक प्रोसेसर द्वारा अनदेखा किया जाता है जो TSX का समर्थन नहीं करता है। इन उपसर्गों को लॉक लेने से पहले और तदनुसार जारी करने के लिए उपयोग करने की सिफारिश की जाती है। जब लॉक लिया जाता है, तो वेरिएबल को लिखना नहीं होता है, इसके बजाय इसे प्रक्रिया के रीड-सेट में रखा जाता है, और लेनदेन शुरू होता है। इस जादू के लिए धन्यवाद (या हैक, अगर यह प्रसन्न होता है), अन्य प्रक्रियाएं भी लॉक कोड को निष्पादित कर सकती हैं जब तक कि कोई राइट-सेट संघर्ष न हो। फिर, XRELEASE और लॉक के साथ लिखने के साथ (जिसे भी नजरअंदाज कर दिया गया है), लेन-देन को बिना संघर्ष के अंजाम दिया जाता है। यदि संघर्ष होते थे, तो सामान्य शब्दार्थ में वापसी होती है।

मैं TSX की सीमाओं को सूचीबद्ध करूंगा।
1. चूंकि ग्रैन्युलैरिटी 64 बाइट्स है, इसलिए गलत शेयरिंग के साथ मेमोरी में डेटा की गलत प्लेसमेंट अब गलत लेन-देन का कारण बनेगी ... चूँकि रीड-सेट्स और राइट-सेट्स कैश में परिभाषित होते हैं, इस वजह से मेमोरी की मात्रा सीमित हो जाती है सफलतापूर्वक काम कर सकते हैं।
2. लेन-देन टूटने पर परिस्थितियों का एक गुच्छा होता है। (जब कोई अवरोध आता है, तो PAUSE, X87, संदर्भ स्विचिंग, डीबगिंग, आदि जैसे निर्देशों का उपयोग करके)
3. घोंसला बनाना। घोंसले के शिकार के स्तर पर प्रतिबंध है। (क्षमा करें, मैं यह नहीं कह सकता कि) किसी भी कारण से किसी भी स्तर पर लेनदेन का व्यवधान सभी नेस्टेड लेनदेन को रीसेट करता है!
यदि लेनदेन बाधित है, तो आप इसका कारण देख सकते हैं। लेकिन सभी एक ही, यह डिबग करने और सभी को प्रोफ़ाइल करने में बहुत मज़ा आएगा! बेशक, प्रदर्शन के विश्लेषण के लिए, नए सीपीयू काउंटर दिखाई देंगे जो टीएसएक्स से संबंधित घटनाओं को पढ़ते हैं।

सॉफ्टवेयर में सहायता पहले से ही दिखाई देने लगी है, उदाहरण के लिए, पहले से ही प्रतिबद्ध बिनुतिल्स में। HLE अगले चरणों में है :), और फिर, मुझे आशा है, एसटीएम कार्यान्वयन में RTM का उपयोग।
जैसा कि मैंने ऊपर लिखा था, विवरण इंटेल वेबसाइट पर एक दस्तावेज़ में उपलब्ध हैं।