FPGA सरल है या यह अपने आप अलु है

Habré पर उन पर माइक्रोकंट्रोलर और प्रोग्रामिंग भाषाओं को समर्पित बहुत सारे लेख हैं, लेकिन FPGA प्रोग्रामिंग के बारे में लेख अक्सर नहीं मिलते हैं। FPGAs के लिए फ़र्मवेयर हार्डवेयर विवरण भाषाओं में लिखे जा सकते हैं या FPGAs बनाने वाली फर्मों के CAD सिस्टम में आरेख खींच सकते हैं। आज मैं यह दिखाना चाहता हूं कि सिस्टमवेल हार्डवेयर विवरण की भाषा में एक्टल ए 3 पी 250 (समतुल्य गेट्स 250 000 की संख्या के साथ) के एफपीजीए पर एएलयू को कैसे प्रोग्राम करना संभव है। यह FPGA दिलचस्प है कि यह आपको कस्टम ASIC या BMK चिप्स को प्रोटोटाइप करने की अनुमति देता है। इस FPGA के लिए संश्लेषित फर्मवेयर को एक सीरियल चिप के साथ परिवर्तित किया जा सकता है।

कौन परवाह करता है, बिल्ली के नीचे स्वागत है।

इसलिए, फर्मवेयर बनाने को कई चरणों में विभाजित किया जा सकता है:

1. हम निर्धारित करते हैं कि हम क्या प्राप्त करना चाहते हैं, कागज के एक टुकड़े पर, सिर में या विज़ियो में, भविष्य के उपकरण का एक संरचनात्मक आरेख। मेरे मामले में, यह ALU है, इसमें इनपुट्स हैं: प्रत्येक के 4 बिट्स के दो ऑपरेंड, एक रीसेट इनपुट, एक सिंक्रोनाइज़ेशन इनपुट, 2 बिट्स का एक ऑपरेशन कोड इनपुट (00 - इसके अलावा, 01 - घटाव, 10 - गुणन, 11 - परिणाम 0 है) और इसके साथ बाहर निकलें 8 अंकों का परिणाम।
2. यदि परियोजना जटिल है, तो आपको एक व्यवहार मॉडल को लिखने की जरूरत है, कुछ उच्च-स्तरीय भाषा में जैसे कि C #, जिससे आप समझ सकते हैं कि यह कैसे काम करेगा, इस मामले में मैं इस आइटम को छोड़ दूंगा, क्योंकि मैं C या C / मॉडल में लिखूंगा यह डिवाइस कई लोगों के लिए सक्षम होगा, और मुझे यकीन है कि मुझसे बेहतर है।
3. वास्तव में कोड लिखें, इसके लिए मैं सिंटैक्स हाइलाइटिंग सिस्टम वीरिलॉग के साथ एनपीपी का उपयोग करता हूं, हालांकि आप किसी भी टेक्स्ट एडिटर या मॉडलिंग के लिए कार्यक्रमों में से एक में लिख सकते हैं, माइक्रोक्रेसीट को संश्लेषित या ट्रेस कर सकते हैं, लेकिन बाद में उस पर अधिक।
इस स्तर पर फर्मवेयर कोड मैं तार्किक मॉडल को कॉल करूंगा, हालांकि यह विभिन्न स्रोतों में भिन्न हो सकता है।
4. हम अपने तार्किक मॉडल के लिए एक परीक्षण लिख रहे हैं, इसके लिए कई तरीकों का इस्तेमाल किया जा सकता है। इस स्तर पर भी हम परीक्षण और मॉडल को जोड़ते हैं।
5. सिमुलेशन मॉडल में एक परीक्षण के साथ हमारे मॉडल को चलाएं। मैं मॉडलिंग के लिए QuestaSim का उपयोग करता हूं, यह Mentor ग्राफिक्स से ModelSim का एक उन्नत संस्करण है।
6. यदि परीक्षण सफल होते हैं, तो आप संश्लेषण के लिए आगे बढ़ सकते हैं। संश्लेषण के लिए, मैं मेंटर ग्राफिक्स से प्रेसिजन सिंथेसिस का उपयोग करता हूं। लेकिन आप उस सॉफ़्टवेयर का उपयोग कर सकते हैं जो आपको चिप का निर्माता प्रदान करता है। संश्लेषण के परिणामस्वरूप, हमें * .edf और वेरिलॉग प्रारूप में फाइलें मिलती हैं, यह एक तार्किक मॉडल है जो CAD के संश्लेषण द्वारा ब्लॉक FPGA में हैं, साथ ही उनके बीच के संबंधों का वर्णन है। मैं इन फाइलों को नेट-शीट कहूंगा।
7. वेरिलॉग प्रारूप में नो-शीट फ़ाइल को तार्किक मॉडल के बजाय जोड़ा जाना चाहिए और यह सुनिश्चित करने के लिए सिमुलेशन को फिर से चलाना चाहिए कि संश्लेषण सफल है और सिंथेसाइज़र कुछ भी अतिरेक नहीं फेंकता है, यह जानता है कि यह कैसे करना है। इस स्तर पर भी, आप औपचारिक सत्यापन के साधनों का उपयोग कर सकते हैं, जो तार्किक मॉडल की प्राप्त नेट-सूची की अनुरूपता की जांच करेगा।
8. यदि नेटलिस्ट ने परीक्षा पास कर ली है, तो आप FPGA में नेटलिस्ट को रखना और ट्रेस करना शुरू कर सकते हैं, इसके लिए मैं एक्टल डिजाइनर का उपयोग करूंगा, जो एक्टेल लिबरो आईडीई का हिस्सा है। इस स्तर पर, हम समाप्त FPGA फर्मवेयर प्राप्त करते हैं और, बस के रूप में महत्वपूर्ण रूप से संसाधित सर्किट और इसके सर्किट में समय देरी, नेट-सूची फिर से Verilog प्रारूप है, और देरी * .sdf प्रारूप में उत्पन्न होते हैं।
9. अब आपको समय की देरी के साथ अनुरेखण के परिणामस्वरूप प्राप्त नेट-सूची को अनुकरण करने और यह सुनिश्चित करने की आवश्यकता है कि सब कुछ काम करता है।
10. अगर सब कुछ वास्तव में काम करता है, तो आप इसे फ्लैश कर सकते हैं।

अब वापस ALU में।
SystemVerilog के कोड में मॉड्यूल शामिल हैं, कम से कम भाग में हार्डवेयर विवरण के बारे में, क्योंकि परीक्षण करते समय, क्लास और प्रोग्राम कीवर्ड दिखाई देते हैं।

यह दुखद नहीं है, लेकिन SystemVerilog या कम से कम Verilog का कोई टैग नहीं है, लेकिन VHDL के लिए एक टैग है, मुझे इसका उपयोग करना था ...

आइए भागों में ALU मॉड्यूल का विश्लेषण करें।

सबसे पहले, हम मॉड्यूल और इनपुट / आउटपुट के नाम की घोषणा करते हैं, याद रखें कि हमने उन्हें पहले चरण में परिभाषित किया था।

module ALU ( input rst, clk, //    input [1:0] cmd, //  input [3:0] a,b, // output logic [7:0] res // ); 

फिर हम कॉम्बिनेशन पार्ट और ट्रिगर भाग को जोड़ने के लिए कई आंतरिक लाइनों की घोषणा करते हैं।

  logic [3:0] A, B; logic [1:0] Cmd; logic [7:0] outpRes; 

अब हम संयोजन या अतुल्यकालिक अक्सर ALU का वर्णन करते हैं:

  always_comb begin unique case(Cmd) 2'b00: begin:add outpRes = A+B; end:add 2'b01: begin:sub outpRes = AB; end:sub 2'b10: begin:mul outpRes = A*B; end:mul 2'b11: begin:div outpRes = 0; end:div endcase end 

और अंत में, ALU का ट्रिगर या सिंक्रोनस हिस्सा, क्योंकि ALU हमारे साथ सिंक्रोनस होगा

  always_ff @(posedge clk, posedge rst) if (rst) begin res <= '0; A <='0; B <='0; Cmd <='0; end else begin A[3:0] <= a; B[3:0] <= b; Cmd <=cmd; res <= outpRes; end 

हम कीवर्ड के साथ मॉड्यूल को बंद करते हैं:

 endmodule 

अब हम एक परीक्षण लिखेंगे और सिमुलेशन चलाएंगे, हम निम्नलिखित समय आरेख प्राप्त करेंगे:



जैसा कि हम देखते हैं कि ऑपरेशन किए जा रहे हैं, लेकिन इनपुट और आउटपुट पर दो ट्रिगर के कारण 2 घड़ी चक्रों में देरी होती है, इसे ठीक किया जा सकता है, लेकिन हम सिर्फ एक उदाहरण देखते हैं और कोर i7 नहीं बनाते हैं, तो चलिए इसे छोड़ते हैं और संश्लेषण पर आगे बढ़ते हैं:



सिंथेसाइज़र ने फैसला किया कि हमारा सर्किट ऊपर की आकृति में एक जैसा दिखाई देगा, वास्तव में, यहां मैं उसके साथ सहमत हूं, हालांकि यह हमेशा ऐसा नहीं होता है और इसलिए मैं एक बार भी परीक्षण नहीं चलाऊंगा, हम तुरंत क्रिस्टल का पता लगाना शुरू कर देंगे।

क्योंकि मेरे पास एक किट डिज़ाइन है, फिर मैं निम्नानुसार FPGA निष्कर्ष की व्यवस्था करूंगा:



नीचे की आकृति में अनुरेखक (क्रिस्टल में तत्वों का स्थान) का परिणाम, इस स्तर पर, आप क्रिस्टल के साथ तत्वों को स्थानांतरित कर सकते हैं।



पीला घड़ी सर्किट को इंगित करता है।

इस पर मैं अपनी कहानी समाप्त करना चाहता हूं, वीडियो बाद में होगा।

अंत तक पढ़ने वाले सभी के लिए धन्यवाद, मैं पाठ में शैली और संभावित त्रुटियों के लिए माफी चाहता हूं, लेकिन मैं लेखक नहीं हूं, मैं सिर्फ सीख रहा हूं।

PS जो 3 वर्षों से FPGAs में रुचि रखते हैं, यह ALU परियोजना एक घंटे में पूरी हुई, विफलताओं को पेश करने के लिए एक तकनीक का परीक्षण करने के लिए एक सरल लेआउट की आवश्यकता थी।