FPGA का उपयोग करके उच्च आवृत्ति ट्रेडिंग (HFT)

यह आलेख एचएफटी उद्देश्यों के लिए एक अत्यधिक विशिष्ट हार्डवेयर डिवाइस विकसित करने के बारे में बात करता है। उनकी विशेषज्ञता का उद्देश्य बाजार डेटा के प्रसंस्करण के लिए न्यूनतम संभव समय विलंब को प्राप्त करना है और इसलिए, लेनदेन के दौरान गोल यात्रा के समय को कम करना। इस काम में वर्णित कार्यान्वयन ईथरनेट, आईपी और यूडीपी पैकेटों के साथ-साथ फास्ट प्रोटोकॉल को भी पार करता है, जो बाजार की जानकारी संचारित करते समय सबसे आम है। इस तरह के उद्देश्यों के लिए, एक मालिकाना माइक्रोकोड इंजन विकसित किया गया था, जिसमें निर्देशों का एक सेट और एक संकलक के लिए समर्थन था, जिसके कारण ट्रेडिंग में उपयोग किए जाने वाले प्रोटोकॉल की एक विस्तृत श्रृंखला के लिए समर्थन हासिल किया जाता है। अंतिम प्रणाली RTL कोड में लागू की गई थी और FPGA पर चलती है। यह दृष्टिकोण पूरी तरह से सॉफ्टवेयर समाधान पर 4 गुना लाभ दिखाता है।

परिचय

उच्च-आवृत्ति ट्रेडिंग (एचएफटी) को हाल ही में बहुत ध्यान दिया गया है, और यह वित्तीय बाजारों में एक प्रमुख खिलाड़ी बन गया है। एचएफटी शब्द ट्रेडिंग स्टॉक और डेरिवेटिव के लिए तकनीकों के एक सेट को संदर्भित करता है, जब अनुप्रयोगों का एक बड़ा प्रवाह एक मिलीसेकंड [1] से कम की गोल यात्रा के साथ बाजार में भेजा जाता है। ट्वीटर का लक्ष्य स्टॉक में प्रतिभूतियों के किसी भी स्थान के बिना दिन के अंत में आना है, और बहुत ही तेज गति से शेयरों की खरीद और बिक्री करके अपनी रणनीतियों से लाभ उठाना है। अध्ययन से पता चलता है कि एचएफटी व्यापारी औसतन [2] औसतन 22 सेकंड का समय रखते हैं। एइट ग्रुप का दावा है कि एचएफटी का बाजार पर महत्वपूर्ण प्रभाव है, 2010 में 50% से अधिक अमेरिकी स्टॉक लेनदेन पूरी तरह से एचएफटी थे, जबकि 2009 में अकेले विकास 70% था [3]।

एचएफटी व्यापारी कई रणनीतियों का उपयोग करते हैं, जैसे कि तरलता रणनीति, एक सांख्यिकीय मध्यस्थता रणनीति और एक तरलता खोज रणनीति [2]। तरलता सुनिश्चित करने की रणनीति में, ट्वीटर बोली-पूछने के प्रसार को भुनाने की कोशिश कर रहे हैं, जो उस अंतर को दर्शाता है जिससे विक्रेता बेचने के लिए तैयार हैं और खरीदार खरीदने के लिए तैयार हैं। उच्च अस्थिरता और एक विस्तृत बोली-पूछ प्रसार एचएफटी व्यापारी के लिए लाभ में बदल सकता है, और साथ ही, वह एक तरलता प्रदाता बन जाता है और बोली-पूछ फैलता है, जैसे कि एक बाजार निर्माता के रूप में कार्य करता है। तरलता और एक छोटी पूछ-पूछ स्प्रेड महत्वपूर्ण चीजें हैं क्योंकि वे ट्रेडिंग लागत को कम करते हैं और आपको किसी संपत्ति के मूल्य को अधिक सटीक रूप से निर्धारित करने की अनुमति देते हैं [4]। व्यापारी जो मध्यस्थता रणनीतियों का उपयोग करते हैं, वे डेरिवेटिव और उनकी अंतर्निहित परिसंपत्तियों की कीमतों के बीच सहसंबंध का उपयोग करते हैं [5]। तरलता खोज रणनीतियों बड़े आदेशों की तलाश में बाजार का पता लगाती हैं, छोटे आदेश भेजकर जो बड़े छिपे हुए आदेशों का पता लगाने में मदद करते हैं। सभी रणनीतियों को एक चीज से एकजुट किया जाता है, काम के लिए उन्हें कम समय की देरी की आवश्यकता होती है, क्योंकि केवल सबसे तेज़ एचएफटी कंपनियां बाजार पर आने वाले अवसरों का लाभ उठाने में सक्षम होती हैं।

शेयरों का ई-ट्रेडिंग एक्सचेंज में इलेक्ट्रॉनिक रूप में अनुरोध भेजने से होता है। तब खरीद और बिक्री के आदेश विनिमय पर मिलान किए जाते हैं और लेनदेन किया जाता है। तथाकथित बोली के माध्यम से सभी बोलीदाताओं को बोलियां दिखाई देती हैं। फ़ीड एक संपीड़ित या असम्पीडित डेटा स्ट्रीम है जो वास्तविक समय में एक स्वतंत्र संगठन द्वारा दिया जाता है, जैसे कि विकल्प मूल्य रिपोर्टिंग प्राधिकरण (OPRA)। फ़ीड में स्टॉक पर वित्तीय जानकारी होती है और इसे मल्टीकास्ट के माध्यम से बाजार सहभागियों को मानकीकृत प्रोटोकॉल के माध्यम से प्रसारित किया जाता है, मुख्य रूप से ईथरनेट के माध्यम से यूडीपी के माध्यम से। बाजार डेटा की आपूर्ति के लिए मानक प्रोटोकॉल वित्तीय सूचना विनिमय (एफआईएक्स) स्ट्रीमिंग (फास्ट) के लिए अनुकूलित है, जिसका उपयोग अधिकांश एक्सचेंजों [18] पर किया जाता है।

न्यूनतम विलंब समय प्राप्त करने के लिए, HFT इंजन को सभी स्तरों पर अनुकूलित किया जाना चाहिए। नेटवर्क पर ट्रांसमिशन के दौरान देरी के समय को कम करने के लिए, जब एचएफटी सर्वर एक्सचेंज गेटवे के बगल में स्थापित होता है, तो कॉलेलेशन का उपयोग किया जाता है। डेटा फीड को एचएफटी सर्वरों को न्यूनतम देरी के साथ वितरित किया जाना चाहिए। कुशल यूडीपी और फास्ट पैकेट प्रसंस्करण भी आवश्यक है। और अंत में, आवेदन और उसके हस्तांतरण को बनाने का निर्णय कम से कम संभव देरी के साथ किया जाना चाहिए। इन लक्ष्यों को प्राप्त करने के लिए, एक नया HFT इंजन विकसित किया गया था, जिसे FPGA बोर्ड में लागू किया गया था। FPGA के उपयोग के लिए धन्यवाद, केंद्रीय प्रोसेसर से UDP और FAST प्रसंस्करण का बोझ हटाना और बोर्ड के विशेष रूप से अनुकूलित ब्लॉकों में स्थानांतरित करना संभव हो गया। प्रस्तुत प्रणाली में, पूरे प्रसंस्करण चक्र को हार्डवेयर स्तर पर लागू किया जाता है, जिसमें व्यापार निर्णय लेने के अपवाद के साथ, FAST संदेशों को संसाधित करने के लिए माइक्रोकोड समर्थन के साथ एक अत्यंत लचीला इंजन भी शामिल है। दृष्टिकोण सॉफ्टवेयर समाधानों की तुलना में विलंबता में 70% से अधिक की महत्वपूर्ण कमी प्रदान करता है और एक ही समय में अनुप्रयोग-विशिष्ट एकीकृत सर्किट की तुलना में नए प्रोटोकॉल के लिए प्रसंस्करण को बदलना या जोड़ना बहुत आसान बनाता है।

मामले के इतिहास

वर्तमान खंड बुनियादी अवधारणाओं और विनिमय बुनियादी ढांचे के कार्यान्वयन के बारे में बात करता है। इसके अलावा, हार्डवेयर कार्यान्वयन आवश्यकताओं को निर्धारित करने के लिए FAST प्रोटोकॉल की बुनियादी विशेषताओं का वर्णन किया जाएगा।

व्यापार के लिए बुनियादी ढाँचा

एक विशिष्ट व्यापारिक बुनियादी ढांचे में विभिन्न प्रतिभागियों द्वारा नियंत्रित कई घटक शामिल हैं। यह एक्सचेंज, प्रदाता और बाजार सहभागियों का प्रदाता है, जैसा कि चित्र 1 में दिखाया गया है। मिलान अनुप्रयोगों (मिलान), डेटा सेंटर राउटर और गेटवे के इंजन को एक्सचेंज द्वारा नियंत्रित किया जाता है। फ़ीड तंत्र किसी अन्य संगठन द्वारा प्रदान किया जाता है। बाजार सहभागियों की पहुंच के लिए राउटर इन प्रतिभागियों की संपत्ति है, इस मामले में एचएफटी फर्मों।



प्रक्रिया इस प्रकार है:

1. मैच इंजन में एक अवसर बनाया जाता है
2. मैचिंग इंजन फीड प्रदाता को सूचना भेजता है
3. फ़ीड इंजन इस जानकारी को एक मल्टीकास्ट के साथ सभी प्रतिभागियों तक पहुंचाता है
4. ग्राहक स्थिति का मूल्यांकन करता है और एक आवेदन के साथ प्रतिक्रिया करता है
5. प्रवेश द्वार एक अनुरोध प्राप्त करता है और इसे मैच इंजन में भेजता है
6. मिलान इंजन प्राप्त पहले आवेदन को निष्पादित करता है, और लेनदेन को पूरा माना जाता है

प्रोटोकॉल स्टैक

इलेक्ट्रॉनिक कॉमर्स के कार्यान्वयन के लिए आपको नेटवर्क स्टैक के कई स्तरों का उपयोग करना होगा। इन परतों का एक चित्र चित्र 2 में दिखाया गया है।

1. ईथरनेट (ETH) परत
   नेटवर्क स्टैक की निचली परत। एक नेटवर्क पर पैकेट भेजने के लिए बुनियादी कार्यक्षमता प्रदान करता है। डेटा अखंडता का समर्थन करने के लिए फ्रेम समर्थन और चक्रीय अतिरेक जांच (सीआरसी) शामिल हैं। इसके अलावा, ईटीएच मीडिया एक्सेस कंट्रोल (मैक) पते का उपयोग करके दोनों प्रतिभागियों का प्रमाणीकरण प्रदान करता है।
   
   
2. आईपी ​​परत
   आईपी ​​ईटीएच से एक स्तर ऊपर है। एक व्यापक रूप से उपयोग किया जाने वाला प्रोटोकॉल, समूह को तार्किक समूहों में कंप्यूटर और प्रत्येक अंत नोड को ऐसे समूह के भीतर एक अद्वितीय पता प्रदान करता है। इसका उपयोग एक साथ कई प्रतिभागियों को संदेश भेजने के लिए किया जा सकता है (मल्टीकास्ट), और इसकी बदौलत इसका उपयोग अधिकांश व्यापारिक मंजिलों पर किया जाता है।
   
   
3. यूडीपी परत
   उपयोगकर्ता डेटाग्राम प्रोटोकॉल (यूडीपी) का उपयोग सॉफ्टवेयर अनुप्रयोगों द्वारा प्रतिभागियों के बीच संदेश भेजने के लिए किया जाता है। एक ही नोड पर कई प्राप्तकर्ताओं और प्रेषकों के उपयोग की अनुमति देता है और एक चेकसम का उपयोग करके डेटा अखंडता की जाँच करता है।
   
   
4. फास्ट
   FAST प्रोटोकॉल का विकास एक्सचेंजों के जरिए यूजर्स से मार्केट डेटा ट्रांसफर करने के लिए किया गया था। प्रोटोकॉल प्रतिभूतियों और उनकी कीमतों की पहचान के लिए विभिन्न क्षेत्रों और ऑपरेटरों का वर्णन करता है। इस प्रोटोकॉल का एक महत्वपूर्ण पहलू संचारित डेटा की मात्रा को कम करने के लिए डेटा को संपीड़ित करने की क्षमता है, हालांकि, यह प्रोसेसर पर एक अतिरिक्त भार जोड़ता है। फीडिंग प्रोसेसिंग एक बहुत ही अड़चन है, और इसलिए इस कार्यक्षमता को FPGA पर रखना एक अच्छा विचार है। दस्तावेज़ के निम्नलिखित भागों में प्रोटोकॉल का अधिक विस्तृत विवरण प्रदान किया जाएगा।
   
   
5. ट्रेडिंग निर्णय करना
   एल्गोरिदम की जटिलता के आधार पर, व्यापारिक निर्णय लेना बहुत कठिन और महंगा काम हो सकता है। संक्षेप में, निर्णय लेने की प्रक्रिया में आने वाले डेटा के साथ गणितीय विधियों या आँकड़ों का उपयोग करके दिए गए मापदंडों की तुलना करना शामिल है। इस तरह के तंत्र का एक विस्तृत विश्लेषण इस लेख के दायरे से परे है। उच्च जटिलता के कारण, FPGA पर व्यापारिक निर्णयों को नहीं अपनाया जाता है, बल्कि सॉफ्टवेयर द्वारा कार्यान्वित किया जाता है।
   
   

फास्ट प्रोटोकॉल मूल बातें

FAST प्रोटोकॉल का उपयोग फ़ीड प्रदाता द्वारा बाजार सहभागियों को वित्तीय जानकारी प्रसारित करने के लिए किया जाता है। लोड को कम करने के लिए, कई फास्ट संदेशों को एक यूडीपी पैकेट में जोड़ा जा सकता है। ये संदेश फ़्रेमिंग का उपयोग नहीं करते हैं और संदेश के आकार के बारे में जानकारी नहीं रखते हैं। इसके बजाय, प्रत्येक संदेश प्रकार को एक टेम्पलेट में वर्णित किया गया है जो डेटा स्ट्रीम को ठीक से संसाधित करने के लिए ज्ञात होना चाहिए। अधिकांश फीड प्रदाता टेम्प्लेट के लिए अपने स्वयं के स्वतंत्र विनिर्देशों की आपूर्ति करके अपने स्वयं के प्रोटोकॉल कार्यान्वयन की घोषणा करते हैं। प्रसंस्करण उचित देखभाल के साथ किया जाना चाहिए, क्योंकि एक संदेश में त्रुटि के परिणामस्वरूप पूरे यूडीपी पैकेट का नुकसान होगा। टेम्प्लेट फ़ील्ड, अनुक्रम और समूहों के एक समूह का वर्णन करते हैं। समूह फ़ील्ड का एक समूह है, जहाँ प्रत्येक फ़ील्ड को केवल एक बार समाहित किया जा सकता है, और अनुक्रम में दोहराए जाने वाले फ़ील्ड के सेट हो सकते हैं।



प्रत्येक संदेश एक उपस्थिति मानचित्र (पीएमएपी) और एक टेम्पलेट पहचानकर्ता (टीआईडी) के साथ शुरू होता है जैसा कि चित्र 3 में दिखाया गया है। पीएमएपी एक मुखौटा है और यह इंगित करता है कि कौन से घोषित क्षेत्र, समूह और अनुक्रम वर्तमान धारा में समाहित हैं। फ़ील्ड या तो अनिवार्य या वैकल्पिक हो सकते हैं, और उनमें एक ऑपरेटर भी हो सकता है। इसके अलावा, यह तथ्य उपस्थिति विशेषता पर निर्भर करता है, साथ ही साथ पीएमएपी में बिट फ्लैग पर, यदि कोई ऑपरेटर क्षेत्र से जुड़ा हुआ है। यह जटिलता में जोड़ता है क्योंकि यह पहले से ज्ञात नहीं है कि पीएमएपी प्रसंस्करण की आवश्यकता है या नहीं।

TID का उपयोग उस पैटर्न की पहचान करने के लिए किया जाता है जो संदेश को संसाधित करने के लिए आवश्यक होगा। उदाहरण के लिए, XML में टेम्पलेट वर्णित हैं,

<template name="This_is_a_template" id="1"> <uInt32 name="first_field"/> <group name="some_group" presence="optional"> <sint64 name="second_field"/> </group> <string name="third_field" presence="optional"/> </template> 

इस उदाहरण में, TID 1 है, और टेम्पलेट में दो फ़ील्ड और एक समूह शामिल हैं। फ़ील्ड प्रकार एक स्ट्रिंग, पूर्णांक, एक भिन्नात्मक संख्या, 32 या 64 बिट, साथ ही एक दशमलव प्रकार हो सकता है, जहां 32 बिट्स को प्रतिपादक और 64 बिट्स को मंटिसा को आवंटित किया जाएगा।

नेटवर्क पर लोड को कम करने के लिए, केवल उन बाइट्स जिनमें स्पष्ट मान हैं, प्रेषित होते हैं। उदाहरण के लिए, केवल 1 बाइट को '1' के मान के साथ 64-बिट पूर्णांक के लिए प्रेषित किया जाएगा, इस तथ्य के बावजूद कि स्मृति में यह संख्या 64 बिट्स पर रहती है।

प्रत्येक प्रेषित बाइट के केवल पहले सात बिट्स उपयोगी डेटा रिकॉर्ड करने के लिए उपयोग किए जाते हैं, आठवें बिट का उपयोग स्टॉप बिट के रूप में किया जाता है और खेतों को अलग करने के लिए कार्य करता है। यदि फ़ील्ड में एक से अधिक बाइट हैं, तो स्टॉप बिट को हटा दिया जाना चाहिए, और शेष 7 बिट्स को संयोजित किया जाना चाहिए।

मान लें कि निम्न बाइनरी स्ट्रीम प्राप्त हुई थी:

1 0000111 0 0101010 1 0111111

रेखांकित स्टॉप बिट्स के आधार पर, यह निम्नानुसार है कि इन तीन बाइट्स में दो फ़ील्ड हैं। पहले फ़ील्ड का मान प्राप्त करने के लिए, आठवें बिट को मान के साथ बदलें 0. परिणाम होगा:

बाइनरी मूल्य: 0 0111111
हेक्साडेसिमल मान: 0x63

दूसरे क्षेत्र में 2 बाइट्स होते हैं। वास्तविक मूल्य प्राप्त करने के लिए, प्रत्येक बाइट में 0 के साथ आठवें बिट को बदलने और शेष भागों को संयोजित करने की आवश्यकता होती है। परिणाम होगा:

बाइनरी मूल्य: 00 000011 10101010
हेक्साडेसिमल मान: 0x03 0xAA

वास्तव में, यह अभी भी अधिक जटिल है, उदाहरण के लिए, फ़ील्ड को उनकी उपस्थिति विशेषता के आधार पर, अलग तरीके से संसाधित किया जाना चाहिए। एक वैकल्पिक पूर्णांक एक से घटाना चाहिए, और एक वैकल्पिक पूर्णांक नहीं होना चाहिए।

ऑपरेटर्स एक फ़ील्ड के साथ एक कार्रवाई के निष्पादन को प्राप्त करने के बाद निर्धारित करते हैं, या यदि फ़ील्ड स्ट्रीम में बिल्कुल भी प्रतिनिधित्व नहीं करता है। उपलब्ध ऑपरेटर स्थिर, प्रतिलिपि, डिफ़ॉल्ट, डेल्टा और वेतन वृद्धि हैं। उदाहरण के लिए, निरंतर, इंगित करता है कि फ़ील्ड में हमेशा समान मूल्य होता है, और इसलिए, फ़ीड में कभी भी प्रसारित नहीं होता है।

FAST विनिर्देश बाइट्स की एक सरणी की घोषणा के लिए भी प्रदान करता है जिसमें स्टॉप बिट्स का उपयोग नहीं किया जाता है, और बाइट में सभी आठ बिट्स उपयोगी डेटा को स्थानांतरित करने के लिए उपयोग किया जाता है। बदले में इस सरणी में एक फ़ील्ड होता है जिसमें बाइट्स की कुल संख्या निर्धारित होती है। विनिर्देश के इस भाग को उच्च जटिलता के कारण लागू नहीं किया गया था, और यह तथ्य कि लक्ष्य एक्सचेंज पर इसका उपयोग नहीं किया गया है, फ्रैंकफर्ट में इस मामले में।

इसी तरह के काम करता है

हाल ही में, विषय पर बहुत सारा साहित्य दिखाई दिया है, लेकिन फिर भी, अधिकांश कार्य संगठनों के भीतर किए जाते हैं और प्रकाशित नहीं होते हैं। एचएफटी अनुकूलन का एक बहुत अच्छा अवलोकन [6] में दिया गया है। इसके अलावा, Myrinet MX डिवाइस का उपयोग करके ORPA फास्ट फ़ीड के प्रसंस्करण को अनुकूलित करने के लिए एक प्रणाली प्रदान की गई है। मल्टी-कोर सिस्टम पर उपयोग के लिए बहु-थ्रेडेड "तेज फास्ट" इंजन, [7] में प्रस्तुत किया गया है। यद्यपि दोनों प्रणालियाँ FAST प्रसंस्करण को अनुकूलित करने पर केंद्रित हैं, इस लेख में दृष्टिकोण FPGA का उपयोग करने वाला पहला है। मॉरिस [8] एक एचएफटी प्रणाली का वर्णन करता है जो यूडीपी / आईपी प्रसंस्करण का अनुकूलन करने के लिए एफपीजीए का उपयोग करता है, [9] के समान। अन्य संबंधित विषय मोंटे कार्लो पद्धति [10], [11], [12] पर आधारित एल्गोरिथम ट्रेडिंग तकनीकों के लिए FPGA का उपयोग हैं। सधोगी [13] एल्गोरिथम व्यापार में घटनाओं को कुशलतापूर्वक संसाधित करने के लिए FPGA- आधारित तकनीकों का उपयोग करता है। मित्तल एक सॉफ्टवेयर फास्ट डिकोडर प्रस्तुत करता है जो पावरपीसी 405 पर चलता है, जिसे कई FPGA बोर्डों [13] में बनाया गया है। अंत में, टंडन ने वास्तविक समय व्युत्पन्न व्यापार [14] के लिए एक प्रोग्राम आर्किटेक्चर प्रकाशित किया।

कार्यान्वयन

एचएफटी अनुप्रयोगों में विलंबता को कम करने के लिए तीन अलग-अलग दृष्टिकोण प्रस्तावित हैं। पहला यूडीपी अनुकूलन है, दूसरा फास्ट मैसेज प्रोसेसिंग का हार्डवेयर कार्यान्वयन है, और तीसरा समानांतर हार्डवेयर संरचनाओं का उपयोग एक साथ कई थ्रेड्स को संसाधित करने के लिए है।

यूडीपी अनुकूलन

पारंपरिक यूडीपी प्रणालियों में, डेटा नेटवर्क इंटरफेस कार्ड (एनआईसी) में कच्चे ईटीएच पैकेट के रूप में आता है। एनआईसी फिर पैकेट को ओएस कर्नेल पर भेजता है, जो चेकसम को चेक करता है और पैकेट को संसाधित करता है। इस प्रक्रिया के लिए निष्पादन का प्रवाह चित्र 4 में दिखाया गया है। यह दृष्टिकोण उच्च समय की देरी को दर्शाता है, इस तथ्य के कारण कि आने वाले पैकेट के बारे में ओएस को सूचित करने के लिए इंटरप्ट का उपयोग किया जाता है, और एक और अतिरिक्त स्तर की शुरूआत के कारण भी, जो डेटा को उपयोगकर्ता स्थान - सॉकेट में स्थानांतरित करने का कार्य करता है। । इसके अलावा, ओएस कर्नेल अन्य गतिविधियों के साथ व्यस्त हो सकता है, जो प्रसंस्करण समय पर प्रतिकूल प्रभाव डालता है। टीसीपी / आईपी प्रसंस्करण के दौरान दिखाई देने वाली विभिन्न समय देरी की एक विस्तृत सूची [15] में देखी जा सकती है। यूडीपी के मामले में, स्थिति बहुत समान है, क्योंकि टीसीपी के साथ अंतर केवल उच्च स्तर पर दिखाई देने लगता है।



विलंबता को कम करने के लिए पहला और सबसे प्रभावी तरीका ओएस कर्नेल को बायपास करना और हार्डवेयर में आने वाले पैकेट को संसाधित करना है, जैसा कि चित्र 5 में दिखाया गया है। इसलिए, पैकेट को सही ढंग से प्राप्त करने और भेजने के लिए पता रिज़ॉल्यूशन प्रोटोकॉल (एआरपी) समर्थन की आवश्यकता होगी। एआरपी का उपयोग प्रतिभागियों के भौतिक मैक पते के लिए आईपी पते को मैप करने के लिए किया जाता है।

मल्टिकास्ट प्राप्त करने के लिए, आपको इंटरनेट समूह प्रबंधन प्रोटोकॉल (IGMP) समर्थन की भी आवश्यकता होगी, जिसे मल्टीकास्ट समूहों को जोड़ने और डिस्कनेक्ट करने के लिए आवश्यक है। अन्य प्रोटोकॉल जिन्हें कार्यान्वयन की आवश्यकता होती है, वे ईटीएच, आईपी और यूडीपी हैं। इन सभी प्रोटोकॉल को कुशलतापूर्वक लागू किया गया है, जिसमें ईटीएच, आईपी और यूडीपी के लिए न्यूनतम संभव देरी पर ध्यान केंद्रित किया गया है। IGMP और ARP प्रोटोकॉल का कार्यान्वयन गति के लिए महत्वपूर्ण नहीं है, क्योंकि जब व्यापार वे प्रत्यक्ष डेटा हस्तांतरण में शामिल नहीं होते हैं। विभिन्न प्रोटोकॉल और ईटीएच सीआरसी के हेडर के सभी चेकसमों की गणना समानांतर में की जाती है, जबकि इन चेकसमों का सत्यापन अंतिम चरण में किया जाता है।



तब सत्यापित पैकेज को FAST हैंडलर या DMA इंजन में स्थानांतरित कर दिया जाता है, जो ट्रेडिंग सॉफ्टवेयर के एड्रेस स्पेस में रॉ डेटा लिखने में सक्षम है। एक उदाहरण जहां FAST प्रसंस्करण FPGA पर किया जाता है और फिर एक DMA इंजन से होकर उपयोगकर्ता अनुप्रयोग के लिए चित्र 6 में दिखाया जाता है।

हार्डवेयर प्रसंस्करण तेजी

FAST की उच्च जटिलता के कारण, डिकोडर को तीन स्वतंत्र भागों में विभाजित किया गया है। जैसा कि चित्र 7 में दिखाया गया है, सभी तीन भागों को फीफो बफ़र्स के माध्यम से अलग-अलग किया जाता है और प्रत्येक मॉड्यूल में अलग और कभी-कभी अप्रत्याशित देरी की भरपाई के लिए। चूंकि डीकंप्रेसन प्रक्रिया करने के लिए डेटा की मात्रा को बढ़ाता है, एफएटीएस प्रोसेसर ईटीएच कोर की तुलना में उच्च आवृत्ति पर काम कर सकता है, जो कि थ्रूपुट को बढ़ाएगा और डेटा की उच्च मात्रा की भरपाई करेगा।

1. फास्ट डिकम्प्रेसर
   FAST डेकोम्प्रेसर स्टॉप बिट्स को संसाधित करता है और प्रत्येक फ़ील्ड को 64 बिट्स की लंबाई में संरेखित करता है। ऐसा इसलिए किया जाता है ताकि सभी क्षेत्रों का आकार समान हो, जो बाद के चरणों में प्रसंस्करण को सरल करता है।
   
   
2. फास्ट फर्मवेयर इंजन
   चूंकि FAST संदेश व्यापक रूप से भिन्न होते हैं, इसलिए उपयोग किए गए टेम्पलेट के आधार पर, एक माइक्रोकोड इंजन का उपयोग करने का निर्णय लिया गया था जो कि FAST प्रोटोकॉल की किसी भी भिन्नता के साथ उपयोग करने के लिए पर्याप्त लचीला होगा। माइक्रोकोड इंजन के बजाय आंशिक पुनर्संरचना का उपयोग कई मिलीसेकंड के पुन: संयोजन के उच्च समय विलंब के कारण खारिज कर दिया गया था।
   
   यह इंजन, जब डिवाइस को लोड करता है, एक प्रोग्राम लॉन्च करता है जो FPGA पर स्थित है, प्रत्येक टेम्पलेट के लिए एक अलग प्रक्रिया है। जंप टेबल में आवश्यक प्रक्रिया के लिए पॉइंटर्स होते हैं, टेम्प्लेट आईडी के आधार पर, यह आईडी प्रत्येक FAST संदेश की शुरुआत में इंगित की जाती है। सभी फास्ट संदेश फ़ील्ड संबंधित सबरूटीन द्वारा संसाधित होते हैं। उपप्रोग्राम के आधार पर, क्षेत्र की सामग्री को या तो छोड़ दिया जाता है या प्रसंस्करण के लिए अगले मॉड्यूल में स्थानांतरित किया जाता है। माइक्रोकोड इंजन के लिए बाइनरी कोड एक साधारण डोमेन-विशिष्ट भाषा (डीएसएल) का उपयोग करके कोडांतरक भाषा के रूप में कार्यान्वित किया जाता है, जो इन उद्देश्यों के लिए विशेष रूप से विकसित किया गया था। ऊपर दिए गए उदाहरण में प्रस्तुत किए गए टेम्पलेट के कोडांतरक कोड इस तरह दिखाई देंगे:
   
   
   
   जैसा कि आप देख सकते हैं, प्रस्तावित विषय-उन्मुख भाषा में चार कॉलम होते हैं। दो बाएं कॉलम उस डेटा का वर्णन करते हैं जिसे संकेतित चरण में संसाधित किया जाना चाहिए। दो सही - एक कमांड को इंगित करते हैं जिसे माइक्रोकोड इंजन द्वारा निष्पादित किया जाना चाहिए। विशेष रूप से, पहला कॉलम अपनी उपलब्धता विशेषता के साथ फ़ील्ड का वर्णन करता है, दूसरा एक विशिष्ट पहचानकर्ता के लिए फ़ील्ड को मैप करता है जिसे सॉफ़्टवेयर द्वारा आगे संसाधित किया जा सकता है। तीसरा स्तंभ एक विशिष्ट नियंत्रण आदेश की घोषणा करता है जो वर्तमान सूचक को बढ़ा सकता है, कमांड पर कूद सकता है, फीफो बफर से डेटा का चयन कर सकता है या पीएमएपी की जांच कर सकता है। अंतिम स्तंभ का उपयोग संक्रमण के उद्देश्य को इंगित करने के लिए किया जाता है।
   
   माइक्रोकोड इंजन के साथ संयोजन में असेंबली भाषा का उपयोग आर्किटेक्चर पर पुनर्विचार किए बिना, टेम्पलेट बदलते समय, या यहां तक ​​कि दूसरे एक्सचेंज प्लेटफॉर्म पर जाने पर भी एफपीजीए अनुकूलन को सरल करता है। यह किसी भी प्रोटोकॉल परिवर्तन के साथ FPGA के साथ काम करने की सुविधा प्रदान करता है।
   
   
3. फास्ट डीएमए इंजन
   ट्रेडिंग सॉफ्टवेयर को संसाधित डेटा देने के लिए, डीएमए इंजन विकसित किया गया था। विभिन्न टेम्प्लेट में प्रत्येक फ़ील्ड को ट्रेडिंग सॉफ़्टवेयर में इसकी स्पष्ट परिभाषा के लिए एक विशिष्ट पहचानकर्ता के रूप में चिह्नित किया गया है। डीएमए इंजन प्राप्त सूचना को रिंग बफर में स्थानांतरित करता है, जो सॉफ्टवेयर के एड्रेस स्पेस में स्थित है। प्रत्येक प्रविष्टि में आठ चौगुनी शब्द होते हैं, बिल्कुल यह मान x86 प्रोसेसर में कैश लाइन के आकार के बराबर होता है। इन चतुर्धातुक शब्दों में से सात का उपयोग खेतों की सामग्री के रूप में किया जाता है, और आठवें में तालिका के दूसरे कॉलम में प्रस्तुत किए गए फ़ील्ड के लिए सात पहचानकर्ता होते हैं, साथ ही अतिरिक्त स्थिति की जानकारी भी होती है। स्थिति की जानकारी में एक अतिरिक्त बिट भी होता है, जो कि हर बार उलटा होता है जब रिंग बफ़र लिखता है। इस बिट का उपयोग करने से आपको प्रभावी ढंग से यह निर्धारित करने की अनुमति मिलती है कि नया डेटा कब दिखता है, बिना बफर को अधिलेखित किए बिना।
   
   यह कार्यान्वयन आपको बफर (मतदान) के निरंतर मतदान का उपयोग करते समय सबसे कम संभव स्तर की देरी प्राप्त करने की अनुमति देता है। मतदान बाधित होने की तुलना में बहुत कम देरी से पता चलता है। इंटरप्ट्स का उपयोग करते समय उच्च देरी का मुख्य कारण यह है कि आपको निष्पादन संदर्भ को स्विच करना होगा। हालांकि, चुने हुए दृष्टिकोण से सीपीयू लोड बढ़ता है और बिजली की खपत बढ़ जाती है, लेकिन कम देरी इन नुकसानों से आगे निकल जाती है।
   
   

समानता

FAST प्रोटोकॉल सख्ती से अनुक्रमिक है, क्योंकि स्ट्रीम में प्रत्येक फ़ील्ड की शुरुआत पिछले फ़ील्ड पर निर्भर करती है। FAST डिकोडर डेटा को संरेखित करने के बाद भी, धारा को समानांतर में संसाधित करना असंभव होगा। ये प्रोटोकॉल सीमाएं हैं।

सौभाग्य से, एक्सचेंज एक ही बार में कई फीड में डेटा पहुंचाते हैं। इसलिए, आप प्रोसेसर द्वारा FAST फीड के समानांतर प्रसंस्करण द्वारा थ्रूपुट को बढ़ा सकते हैं और विलंबता को कम कर सकते हैं। प्रत्येक फास्ट प्रोसेसर एक अलग फास्ट स्ट्रीम के साथ काम करता है। थ्रूपुट को इस दृष्टिकोण के लिए धन्यवाद बढ़ाया जा सकता है। प्रत्येक फास्ट प्रोसेसर 5620 लुकअप तालिकाओं की एक योजना का उपयोग करता है।

कंप्यूटर इंटरफ़ेस

नैनोसेकंड में गिनती करते समय देरी को कम करने के लिए, ओपेट्रॉन प्रोसेसर के लिए एएमडी द्वारा पेश हाइपरट्रांसपोर्ट इंटरफ़ेस का उपयोग किया जाता है। यह तकनीक पीसीआई एक्सप्रेस की तुलना में बहुत कम देरी को प्राप्त करने की अनुमति देती है, इस तथ्य के कारण कि एफपीजीए सीधे केंद्रीय प्रोसेसर से जुड़ा है जो विभिन्न मध्यवर्ती बसों [16] को दरकिनार करता है। यह तकनीक AMD Opetron सिस्टम में HTX स्लॉट का उपयोग करती है।

परम स्थापत्य

डिवाइस को संश्लेषित वेरिलॉग आरटीएल कोड निर्माणों का उपयोग करके कार्यान्वित किया गया और Xilinx Virtex-4 FX100 के आधार पर एक FPGA कार्ड पर परीक्षण किया गया।

चित्रा 8 योजनाबद्ध रूप से एक एचएफटी डिवाइस की वास्तुकला को दिखाता है। बाईं ओर 200 MHz की आवृत्ति पर संचालित एक HT कोर है। अगला HTAX है, FAST प्रोसेसर, UDP और RegisterFile को HT कोर से जोड़ता है। यह हिस्सा 160 मेगाहर्ट्ज की अधिकतम आवृत्ति पर संचालित होता है। दाईं ओर, 125 गीगाहर्ट्ज की आवृत्ति पर काम करने वाले गीगाबिट ईथरनेट मैक से जुड़े नेटवर्क पैकेट के प्रसंस्करण के लिए बुनियादी ढांचे को लाल रंग में दिखाया गया है। 4 फास्ट प्रोसेसर सहित पूरी वास्तुकला 77 स्लाइस का उपयोग करती है।

क्रियान्वयन

माप प्रदर्शन करने के लिए, फीड प्रदाता द्वारा आपूर्ति किए गए रिकॉर्ड किए गए डेटा को बाद में गणना के लिए शुरुआती बिंदु निर्धारित करने के लिए पहले स्थित मानक सर्वर नेटवर्क कार्ड पर भेजा गया था। चित्र 9 एक समान प्रणाली में संदेश प्रवाह को दर्शाता है। एनआईसी भाग के लिए मापा देरी 9 μs है, कर्नेल स्थान के लिए 1.8 μs है, और उपयोगकर्ता स्थान के लिए 2 μs है। कुल देरी 12.8 μs है।



उसी फीड को तब FPGA डिवाइस में भेजा गया था। पहले प्रयोग में, केवल परमाणु स्थान के माध्यम से फ़ीड मार्ग को हटा दिया गया था, जैसा कि चित्र 10 में दिखाया गया है। एफपीजीए बोर्ड पर नेटवर्क स्टैक को पारित करते समय मापा देरी 2 μs है, उपयोगकर्ता स्थान देरी 2.1 μs है। इस प्रकार, देरी पहले ही 4.1 μs तक कम हो गई है, जो मानक कार्यान्वयन की तुलना में निष्पादन समय को 62 प्रतिशत तक कम कर देता है।



दूसरे प्रयोग में, हमने FAST प्रोसेसर को चालू किया, जिसने हमें हार्डवेयर डिवाइस में संदेशों को संसाधित करने और फिर सॉफ्टवेयर के एड्रेस स्पेस में परिणाम को स्थानांतरित करने की अनुमति दी। इस प्रक्रिया को चित्र 11 में दिखाया गया है। मापा गया विलंब, जब नेटवर्क स्टैक और FAST प्रोसेसिंग दोनों को FPGA में ले जाया गया, 28 प्रतिशत कम निकला। , और केवल 2.6 μs है। परिणामस्वरूप, मानक समाधान की तुलना में 4 गुना की देरी हुई।

निष्कर्ष

HFT को अनुकूलित करने के उद्देश्य से एक उपकरण का कार्यान्वयन दिखाया गया था, जो FAST के आधार पर व्यापार जानकारी प्राप्त करने और संसाधित करने के लिए आवश्यक समय की मात्रा को काफी कम कर सकता है। विशेष रूप से, देरी को चार गुना कम कर दिया गया, जिससे लेनदेन के लिए गोल यात्रा समय में काफी कमी आई।

FAST प्रोटोकॉल की विशेष प्रकृति, जो मानक सीपीयू पर अपने कुशल प्रसंस्करण की अनुमति नहीं देती है, यह FPGAs पर कार्यान्वयन के लिए बहुत ही आकर्षक बनाता है, समय की देरी में एक महत्वपूर्ण कमी के साथ। इस दृष्टिकोण का सफल कार्यान्वयन इस लेख में दिखाया गया था।

संदर्भ

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