एक प्रोसेसर कंप्यूटिंग पाइपलाइन के माध्यम से यात्रा

चूंकि एक प्रोग्रामर का कैरियर प्रोसेसर के साथ निकटता से जुड़ा हुआ है, इसलिए यह जानना अच्छा होगा कि यह कैसे काम करता है।

प्रोसेसर के अंदर क्या चल रहा है? एक निर्देश को निष्पादित करने में कितना समय लगता है? जब नए प्रोसेसर में 12, या 18, या यहां तक ​​कि 31-स्तरीय पाइपलाइन होती है, तो इसका क्या मतलब है?

प्रोग्राम आमतौर पर प्रोसेसर के साथ काम करते हैं, जैसे कि ब्लैक बॉक्स के साथ। निर्देश क्रम में आते हैं और इससे बाहर जाते हैं, और कुछ कम्प्यूटेशनल जादू अंदर होता है।

प्रोग्रामर के लिए यह जानना उपयोगी है कि इस बॉक्स के अंदर क्या हो रहा है, खासकर अगर वह कार्यक्रमों को अनुकूलित करने में लगा रहेगा। यदि आपको पता नहीं है कि प्रोसेसर के अंदर क्या प्रक्रियाएं चल रही हैं, तो आप इसके लिए कैसे अनुकूलन कर सकते हैं?

यह आलेख वर्णन करता है कि x86 प्रोसेसर कंप्यूट पाइपलाइन कैसे काम करता है।

चीजें जो आपको पहले से ही पता होनी चाहिए

सबसे पहले, यह माना जाता है कि आप प्रोग्रामिंग में थोड़े निपुण हैं, या शायद थोड़ा असेंबलर भी जानते हैं। यदि आप यह नहीं समझते हैं कि जब मैं "इंस्ट्रक्शन पॉइंटर" शब्द का उपयोग करता हूं तो मेरा क्या मतलब है, तो शायद यह लेख आपके लिए नहीं है। जब मैं रजिस्टर, निर्देश और कैश के बारे में लिखता हूं, तो मुझे लगता है कि आप पहले से ही जानते हैं कि इसका क्या मतलब है, आप समझ सकते हैं या Google कर सकते हैं।

दूसरे, यह लेख एक जटिल विषय का सरलीकरण है। अगर आपको लगता है कि मैंने कुछ महत्वपूर्ण बिंदुओं को याद किया, तो टिप्पणी में आपका स्वागत है

तीसरा, मैं केवल इंटेल x86 परिवार प्रोसेसर पर ध्यान केंद्रित करता हूं। मुझे x86 के अलावा अन्य प्रोसेसर परिवारों के अस्तित्व के बारे में पता है। मुझे पता है कि एएमडी ने x86 परिवार में कई उपयोगी नवाचार किए, और इंटेल ने उन्हें स्वीकार किया। लेकिन वास्तुकला और निर्देश सेट इंटेल का है, इंटेल ने परिवार की सबसे महत्वपूर्ण विशेषताओं का कार्यान्वयन भी प्रस्तुत किया है, इसलिए सादगी और निरंतरता के लिए, हम उनके प्रोसेसर पर ध्यान केंद्रित करेंगे।

चौथा, यह लेख पहले से पुराना है। नए प्रोसेसर विकास के अधीन हैं, और उनमें से कुछ जल्द ही उपलब्ध होने की उम्मीद है। मुझे बहुत खुशी है कि प्रौद्योगिकियां इतनी तेज गति से विकसित हो रही हैं और मुझे उम्मीद है कि किसी दिन नीचे वर्णित सभी चरण पूरी तरह से अप्रचलित हो जाएंगे और प्रोसेसर इंजीनियरिंग में और भी अधिक आश्चर्यजनक प्रगति से बदल दिया जाएगा।

कम्प्यूटिंग पाइपलाइन मूल बातें

यदि आप एक पूरे के रूप में x86 परिवार को देखते हैं, तो आप देख सकते हैं कि यह 35 वर्षों में ज्यादा नहीं बदला है। कई जोड़ थे, लेकिन मूल डिजाइन, लगभग पूरे निर्देशों के सेट की तरह, ज्यादातर अछूता रहा और अभी भी आधुनिक प्रोसेसर में पता लगाया गया है।

शुरुआती 8086 प्रोसेसर में 14 रजिस्टर हैं जो अभी भी उपयोग में हैं। चार सामान्य प्रयोजन रजिस्टर - AX, BX, CX और DX। पॉइंट के साथ काम को सुविधाजनक बनाने के लिए उपयोग किए जाने वाले चार खंड रजिस्टर सीएस (कोड सेगमेंट), डीएस (डेटा सेगमेंट), ईएस (एक्स्ट्रा सेगमेंट) और एसएस (स्टैक सेगमेंट) हैं। चार सूचकांक रजिस्टर जो अलग-अलग मेमोरी पतों की ओर इशारा करते हैं, वे हैं SI (सोर्स इंडेक्स), DI (डेस्टिनेशन इंडेक्स), BP (बेस पॉइंटर) और SP (स्टैक पॉइंटर)। एक रजिस्टर में झंडे होते हैं। और अंत में, इस लेख में सबसे महत्वपूर्ण रजिस्टर आईपी (निर्देश सूचक) है।

आईपी ​​रजिस्टर एक विशेष फ़ंक्शन के साथ एक संकेतक है, इसका कार्य अगले निर्देश को इंगित करना है, जो निष्पादन के अधीन है।

X86 परिवार के सभी प्रोसेसर एक ही सिद्धांत का पालन करते हैं। सबसे पहले, वे सूचक को निर्देश का पालन करते हैं और इस पते पर अगले आदेश को डिकोड करते हैं। डीकोडिंग के बाद, इस निर्देश का निष्पादन चरण इस प्रकार है। कुछ निर्देशों को स्मृति में पढ़ा या लिखा जाता है, जबकि अन्य गणना, तुलना या अन्य कार्य करते हैं। जब नौकरी समाप्त हो जाती है, तो टीम रिटायरमेंट के चरण से गुजरती है और आईपी अगले निर्देश की ओर इशारा करती है।

डिकोडिंग, निष्पादन और सेवानिवृत्ति का यह सिद्धांत पहले 8086 प्रोसेसर और नवीनतम कोर i7 दोनों पर समान रूप से लागू होता है। समय के साथ, नए कन्वेयर चरण जोड़े गए हैं, लेकिन संचालन का सिद्धांत एक ही रहा है।

35 वर्षों में क्या बदल गया है

पहले प्रोसेसर आज के मानकों से सरल थे। 8086 प्रोसेसर ने निर्देश को वर्तमान पॉइंटर पर कमांड की जांच करके शुरू किया, इसे डिकोड किया, निष्पादित किया, एक तरफ सेट किया और आईपी द्वारा इंगित अगले निर्देश के साथ काम करना जारी रखा।

परिवार में प्रत्येक नए चिप ने नई कार्यक्षमता जोड़ी। अधिकांश ने नए निर्देश जोड़े, कुछ ने नए रजिस्टर जोड़े। इस लेख के दायरे में रहने के लिए, मैं उन परिवर्तनों पर ध्यान दूंगा जो सीधे सीपीयू के माध्यम से कमांड के पारित होने की चिंता करते हैं। वर्चुअल मेमोरी या समानांतर प्रसंस्करण को जोड़ने जैसे अन्य बदलाव, दिलचस्प हैं, लेकिन इस लेख के दायरे से परे हैं।

1982 में, निर्देश कैश पेश किया गया था। प्रत्येक कमांड पर मेमोरी को एक्सेस करने के बजाय, प्रोसेसर वर्तमान आईपी की तुलना में कुछ बाइट्स को पढ़ता है। निर्देश कैश केवल कुछ बाइट्स था, जो केवल कुछ आदेशों को संग्रहीत करने के लिए पर्याप्त था, लेकिन हर कुछ चक्रों में मेमोरी की निरंतर पहुंच को समाप्त करते हुए, प्रदर्शन में काफी वृद्धि हुई।

1985 में, 386 प्रोसेसर में एक डेटा कैश जोड़ा गया था और अनुदेश कैश का आकार बढ़ाया गया था। इस कदम ने हमें डेटा अनुरोध से परे कुछ बाइट्स पढ़कर प्रदर्शन बढ़ाने की अनुमति दी। उस समय, बाइट्स के बजाय डेटा और इंस्ट्रक्शन कैश किलोबाइट में मापा जाता था।

1989 में, i486 प्रोसेसर ने 5-स्तरीय पाइपलाइन पर स्विच किया। पूरे प्रोसेसर में एक निर्देश होने के बजाय, अब प्रत्येक स्तर की पाइपलाइन में निर्देश हो सकते हैं। इस नवाचार ने उस आवृत्ति पर 386 प्रोसेसर की तुलना में उत्पादकता में दो गुना से अधिक वृद्धि करना संभव बना दिया। निर्देश अवस्था कैश (उस समय कैश आकार आमतौर पर 8kb था) से भ्रूण चरण ने कमांड को पुनः प्राप्त किया। दूसरे चरण ने निर्देश को डिकोड किया। तीसरे चरण में कमांड के लिए आवश्यक मेमोरी एड्रेस और ऑफसेट का अनुवाद किया गया। चौथे चरण ने निर्देश दिया। पांचवें चरण ने टीम को इस्तीफा देने के लिए भेजा और परिणामों को आवश्यकतानुसार रजिस्टरों और मेमोरी में वापस लिख दिया। एक ही समय में प्रोसेसर में बहुत सारे निर्देश रखने की क्षमता की उपस्थिति ने कार्यक्रमों को बहुत तेज़ी से चलाने की अनुमति दी।

1993 वह वर्ष था जब पेंटियम दिखाई दिया था। एक मुकदमा के कारण प्रोसेसर परिवार का नाम संख्याओं से बदल गया, इसलिए इसे 586 के बजाय पेंटियम नाम दिया गया। i486 की तुलना में चिप कन्वेयर को और भी अधिक बदल दिया गया है। पेन्टियम आर्किटेक्चर ने एक अलग से सुपरसेलकर पाइपलाइन को जोड़ा। मुख्य पाइपलाइन ने i486 पर उसी तरह काम किया, जबकि दूसरे ने समानांतर और बहुत तेजी से सरल निर्देश जैसे कि पूर्णांक अंकगणित को अंजाम दिया।

1995 में, इंटेल ने पेंटियम प्रो प्रोसेसर जारी किया, जिसमें नाटकीय डिजाइन परिवर्तन था। चिप में कई विशेषताएं हैं, जिसमें एक कर्नेल आउट-ऑफ-ऑर्डर (आउट-ऑफ-ऑर्डर, OOO) और कमांड के प्रोएक्टिव (सट्टा) निष्पादन के साथ है। पाइपलाइन को 12 चरणों में विस्तारित किया गया था, और इसमें सुपरपिपलाइन नामक कुछ चीज़ शामिल थी, जहां बड़ी संख्या में निर्देशों को एक साथ निष्पादित किया जा सकता था। OOO कोर लेख में बाद में और अधिक विस्तार से कवर किया जाएगा।

1995 के बीच, जब एलएलसी कोर पेश किया गया था, और 2002 में, कई महत्वपूर्ण बदलाव किए गए थे। अतिरिक्त रजिस्टर जोड़े गए और निर्देश दिए गए जो एक समय में बहुत सारे डेटा को संसाधित कर सकते हैं (एकल निर्देश एकाधिक डेटा, SIMD)। नए कैश दिखाई दिए, पुराने आकार में बढ़ गए। कन्वेयर के चरणों को विभाजित और संयुक्त किया गया था, वास्तविक दुनिया की आवश्यकताओं के अनुरूप। ये और कई अन्य बदलाव समग्र प्रदर्शन के लिए महत्वपूर्ण थे, लेकिन इसका मतलब बहुत कम था जब यह प्रोसेसर के माध्यम से डेटा प्रवाह के लिए आया था।

2002 में, पेंटियम 4 ने एक नई तकनीक शुरू की - हाइपर-थ्रेडिंग। OOO कर्नेल प्रसंस्करण निर्देशों में इतना सफल था कि यह निर्देश को तेजी से संसाधित करने में सक्षम था, क्योंकि वे कर्नेल को भेजे जा सकते थे। अधिकांश एलएलसी उपयोगकर्ताओं के लिए, प्रोसेसर कोर अधिकांश समय लगभग निष्क्रिय था, यहां तक ​​कि लोड के तहत भी। निर्देशों के निरंतर प्रवाह को सुनिश्चित करने के लिए, OOO कोर में एक दूसरा फ्रंट-एंड जोड़ा गया था। ऑपरेटिंग सिस्टम ने एक के बजाय दो प्रोसेसर देखे। प्रोसेसर में x86 रजिस्टर के दो सेट, दो निर्देश डिकोडर थे, जिसमें आईपी के दो सेट और निर्देशों के दो सेट संसाधित हुए। इसके अलावा, कमांडों को एक सामान्य एलएलसी कोर द्वारा संसाधित किया गया था, लेकिन यह कार्यक्रमों के लिए अदृश्य था। फिर निर्देश पहले की तरह सेवानिवृत्ति की अवस्था से गुज़रे और उन्हें वापस वर्चुअल प्रोसेसर पर भेजा गया, जहाँ वे पहुँचे थे।

2006 में, इंटेल ने कोर माइक्रोआर्किटेक्चर जारी किया। विपणन उद्देश्यों के लिए, इसे कोर 2 कहा जाता था (क्योंकि सभी जानते हैं कि दो एक से बेहतर हैं)। एक अप्रत्याशित चाल प्रोसेसर की आवृत्ति में कमी और हाइपर-थ्रेडिंग की अस्वीकृति थी। कंप्यूटिंग पाइपलाइन के सभी चरणों के विस्तार में आवृत्ति में कमी का योगदान है। OOO कोर का विस्तार किया गया है, कैश और बफर बढ़ाए गए हैं। प्रोसेसर आर्किटेक्चर को साझा कैश के साथ दोहरे और क्वाड कोर चिप्स पर एक पूर्वाग्रह के साथ फिर से डिजाइन किया गया था।

2008 में, Intel ने कोर i3, Core i5 और Core i7 प्रोसेसर के लिए नामकरण योजना शुरू की। एक सामान्य OOO कोर के साथ हाइपर-थ्रेडिंग इन प्रोसेसर में फिर से दिखाई देता है, और वे मुख्य रूप से कैश आकार में भिन्न होते हैं।

भविष्य के प्रोसेसर: हैसवेल नामक अगला माइक्रोआर्किटेक्चर अपडेट 2013 की दूसरी छमाही में जारी होने की अफवाह है। अब तक प्रकाशित दस्तावेजों से पता चलता है कि यह 14-स्तरीय पाइपलाइन होगी, और सबसे अधिक संभावना है कि सूचना संसाधन सिद्धांत अभी भी डिजाइन का पालन करेगा। पेंटियम प्रो।

तो यह कंप्यूटिंग पाइपलाइन क्या है, OOO कोर क्या है, और यह सभी प्रसंस्करण गति कैसे बढ़ाता है?

सीपीयू कम्प्यूटिंग पाइपलाइन

ऊपर वर्णित सबसे सरल रूप में, एक एकल निर्देश प्रोसेसर में प्रवेश करता है, संसाधित होता है, और दूसरी तरफ से बाहर निकल जाता है। यह अधिकांश प्रोग्रामर के लिए बहुत सहज है।

I486 प्रोसेसर में 5-स्तरीय पाइपलाइन - लोडिंग (Fetch), प्राइमरी डिकोडिंग (D1), सेकेंडरी डिकोडिंग या ट्रांसलेशन (D2), एक्ज़ीक्यूशन (EX) था, जो रजिस्टरों और मेमोरी (WB) का परिणाम लिखता है। निर्देशानुसार प्रत्येक चरण में कन्वेयर हो सकता है।


I486 कन्वेयर और पांच निर्देश एक साथ गुजर रहे हैं।

हालांकि, इस तरह की योजना में एक गंभीर खामी थी। नीचे दिए गए कोड की कल्पना करें। पाइपलाइन आने से पहले, कोड की अगली तीन पंक्तियाँ एक तिहाई का उपयोग किए बिना दो चर के मूल्यों को बदलने का एक सामान्य तरीका था।

XOR a, b XOR b, a XOR a, b 

8086 से 386 तक के चिप्स में एक आंतरिक कन्वेयर नहीं था। उन्होंने एक समय में केवल एक निर्देश को संसाधित किया, स्वतंत्र रूप से और पूरी तरह से। इस तरह के आर्किटेक्चर में लगातार तीन XOR निर्देश एक समस्या नहीं हैं।

अब आइए विचार करें कि i486 के साथ क्या होता है, क्योंकि यह एक पाइपलाइन के साथ पहली x86 चिप थी। एक ही समय में गति में कई चीजों को देखना मुश्किल हो सकता है, इसलिए आपको ऊपर दिए गए आरेख को संदर्भित करना उपयोगी हो सकता है।

पहला निर्देश बूट चरण में प्रवेश करता है, यह पहला चरण पूरा हो गया है। अगला चरण - पहला निर्देश डी 1 चरण में शामिल है, दूसरा निर्देश बूट चरण में रखा गया है। तीसरा चरण - पहला निर्देश D2 चरण में जाता है, दूसरा D1 में और तीसरा चरण Fetch में लोड किया जाता है। अगले चरण में, कुछ गलत हो जाता है - पहला निर्देश EX को जाता है ... लेकिन बाकी जगह बना रहता है। डिकोडर बंद हो जाता है क्योंकि दूसरे XOR कमांड को पहले के परिणाम की आवश्यकता होती है। दूसरे निर्देश में चर "a" का उपयोग किया जाना चाहिए, लेकिन यह तब तक नहीं लिखा जाएगा जब तक कि पहला निर्देश निष्पादित नहीं हो जाता। इसलिए, पाइपलाइन में टीम तब तक इंतजार करती है जब तक कि पहली टीम EX और WB चरणों को पारित नहीं कर देती। इसके बाद ही, दूसरा निर्देश पाइपलाइन के साथ अपनी यात्रा जारी रख सकता है। इसी तरह तीसरी कमांड पूरी होने के दूसरे कमांड के इंतजार में अटक जाती है।

इस घटना को पाइपलाइन स्टाल या पाइपलाइन बुलबुला कहा जाता है।

पाइपलाइनों के साथ एक और समस्या बहुत जल्दी निष्पादित करने के लिए कुछ निर्देशों की क्षमता है, जबकि अन्य बहुत धीमी गति से हैं, जो पेंटियम दोहरी पाइपलाइन के साथ अधिक ध्यान देने योग्य था।

पेंटियम प्रो ने 12-स्तरीय पाइपलाइन पेश की। जब यह संख्या पहली बार घोषित की गई थी, तो प्रोग्रामर्स ने यह समझने के लिए अपनी सांस ली कि सुपरस्क्लेयर कन्वेयर ने कैसे काम किया। यदि इंटेल ने 12-स्तरीय पाइपलाइन के साथ एक ही सिद्धांत का पालन किया, तो कोई भी कन्वेयर स्तूप या धीमी गति से निर्देश प्रदर्शन को गंभीर रूप से प्रभावित करेगा। लेकिन एक ही समय में, इंटेल ने एक मौलिक रूप से अलग पाइपलाइन की घोषणा की, जिसे अतिरिक्त-अनुक्रमिक निष्पादन (OOO कोर) के साथ कोर कहा जाता है। यद्यपि यह प्रलेखन से समझना मुश्किल था, इंटेल ने डेवलपर्स को आश्वासन दिया कि वे परिणामों से हैरान होंगे।

आइए OOO कोर का अधिक विस्तार से विश्लेषण करें।

OOO कन्वेयर

OOO कोर के मामले में, एक दृष्टांत हजार शब्दों के लायक है। तो आइये देखते हैं कुछ तस्वीरें।

सीपीयू पाइपलाइन डायग्राम

I486 5-स्तरीय पाइपलाइन ने बहुत अच्छा काम किया। यह विचार उस समय अन्य प्रोसेसर परिवारों के बीच काफी सामान्य था और वास्तविक परिस्थितियों में पूरी तरह से काम करता था।


सुपरस्लेकर कन्वेयर i486।

पेंटियम पाइपलाइन i486 से भी बेहतर थी। इसमें दो कम्प्यूट पाइपलाइन थी जो समानांतर में काम कर सकती थी, और उनमें से प्रत्येक में विभिन्न चरणों में कई निर्देश हो सकते हैं, जिससे आप एक ही समय में लगभग दो और निर्देशों को संसाधित कर सकते हैं।


दो समानांतर सुपरसेलर पेंटियम कन्वेयर।

हालांकि, धीमे लोगों के निष्पादन की प्रतीक्षा कर रहे तेज कमांडों की उपस्थिति अभी भी समानांतर पाइपलाइनों में एक समस्या थी, साथ ही अनुक्रमिक कमांड (हेल्लो स्तूपर) की उपस्थिति भी थी। कन्वेयर अभी भी रैखिक थे और दुर्गम प्रदर्शन बाधाओं का सामना कर सकते थे।

OOO कोर का डिज़ाइन रैखिक चिप्स के साथ पिछले चिप्स से बहुत अलग है। कन्वेयर की जटिलता में वृद्धि हुई, और बिना रेखा वाले मार्ग पेश किए गए।


OOO Core, 1995 से इस्तेमाल किया जाता है। रंग कोडिंग पिछले प्रोसेसर में उपयोग किए जाने वाले पांच चरणों से मेल खाती है। कुछ चरणों और बफ़र्स को नहीं दिखाया गया है, क्योंकि वे प्रोसेसर से प्रोसेसर में भिन्न होते हैं।

सबसे पहले, निर्देशों को मेमोरी से लोड किया जाता है और प्रोसेसर के इंस्ट्रक्शन कैश में रखा जाता है। एक आधुनिक प्रोसेसर का डिकोडर एक आसन्न शाखा (उदाहरण के लिए, एक फ़ंक्शन को कॉल करना) की उपस्थिति की भविष्यवाणी कर सकता है और अग्रिम में निर्देश लोड करना शुरू कर सकता है।

पहले के चिप्स की तुलना में डिकोडिंग चरण को थोड़ा बदल दिया गया है। प्रति आईपी सिर्फ एक निर्देश प्रसंस्करण के बजाय, पेंटियम प्रो प्रति घड़ी तीन निर्देश तक डिकोड कर सकता था। आज के प्रोसेसर (2008-2013) प्रति घड़ी चक्र में चार निर्देश तक डिकोड कर सकते हैं। डिकोडिंग का परिणाम माइक्रोऑपरेशन (माइक्रो-ऑप्स / op-ऑप्स) है।

अगले चरण (या चरणों का समूह) में माइक्रो-ऑपरेशन्स (माइक्रो-ऑप ट्राल्टेशन) और रजिस्टरों को उपनाम (बाद में अलियासिंग) का अनुवाद शामिल है। कई ऑपरेशन एक साथ किए जाते हैं, संभवतः अतिरिक्त-क्रमिक रूप से, इसलिए एक निर्देश रजिस्टर से पढ़ सकता है जबकि दूसरा इसे लिखता है। एक रजिस्टर में लिखना दूसरे अनुदेश द्वारा आवश्यक मूल्य को दबा सकता है। प्रोसेसर के अंदर मूल रजिस्टरों (AX, BX, CX, DX, आदि) का अनुवाद (या उपनाम बनाया जाता है) प्रोग्रामर से छिपे हुए आंतरिक रजिस्टरों में किया जाता है। रजिस्टरों और स्मृति पतों के मूल्य को प्रसंस्करण के लिए अस्थायी मूल्यों से बांधा जाना चाहिए। फिलहाल, 4 माइक्रो-ऑपरेशन प्रसारण चरण प्रति चक्र के माध्यम से जा सकते हैं।

अनुवाद के बाद, सभी माइक्रोएरोएशन रिफ़र बफर (आरओबी) में प्रवेश करते हैं। फिलहाल, यह बफर 128 माइक्रोएपरेशन को समायोजित कर सकता है। HT ROB वाले प्रोसेसर वर्चुअल प्रोसेसर से इनपुट कमांड के समन्वयक के रूप में भी कार्य कर सकते हैं, जो कमांड के दो थ्रेड्स को एक OOO कोर में वितरित करते हैं।

अब माइक्रो-ऑपरेशन प्रसंस्करण के लिए तैयार हैं और उन्हें आरक्षण (आरक्षण स्टेशन, आरएस) में रखा गया है। RS वर्तमान में किसी भी समय 36 माइक्रो-ऑपरेशन को समायोजित कर सकता है।

अब जादू OOO कोर के लिए समय है। Microoperations निष्पादन इकाइयों (निष्पादन इकाई) के एक सेट पर एक साथ संसाधित होते हैं, और प्रत्येक इकाई जितनी जल्दी हो सके काम करती है। यदि इसके लिए सभी आवश्यक डेटा पहले से उपलब्ध हैं, तो माइक्रो-ऑपरेशंस को अनुक्रम से बाहर संसाधित किया जा सकता है। यदि डेटा उपलब्ध नहीं है, तो तैयार होने तक निष्पादन में देरी होती है, जबकि अन्य तैयार किए गए सूक्ष्म ऑपरेशन किए जाते हैं। इस प्रकार, लंबे ऑपरेशन तेजी से रोकते नहीं हैं और कन्वेयर स्टूपर के परिणाम अब इतने दुखी नहीं हैं।

OOO पेंटियम प्रो कोर में छह निष्पादन इकाइयाँ थीं: पूर्णांक के साथ काम करने के लिए दो, फ्लोटिंग-पॉइंट नंबरों के लिए एक, एक लोडिंग ब्लॉक, एक एड्रेस स्टोरेज यूनिट और एक डेटा स्टोरेज यूनिट। दो पूर्णांक ब्लॉक विशिष्ट थे, एक जटिल संचालन को संभाल सकता था, दूसरा एक समय में दो सरल संचालन को संभाल सकता था। आदर्श परिस्थितियों में, पेंटियम प्रो निष्पादन इकाइयां प्रति चक्र सात माइक्रो-संचालन को संभाल सकती हैं।

आज की कोर एलएलसी में छह निष्पादन इकाइयां भी हैं। इसमें अभी भी एक पता लोड करने, एक पते को संग्रहीत करने और डेटा संग्रहीत करने के लिए ब्लॉक हैं। हालांकि, अन्य तीन थोड़ा बदल गए हैं। तीन ब्लॉकों में से प्रत्येक अब सरल गणितीय संचालन या अधिक जटिल माइक्रोएपरेशन कर सकता है। तीन में से प्रत्येक ब्लॉक विशिष्ट माइक्रोएरे के लिए विशिष्ट है, जिससे आप सामान्य प्रयोजन ब्लॉक की तुलना में तेजी से काम कर सकते हैं। आदर्श परिस्थितियों में, मौजूदा OOO कोर प्रति चक्र 11 माइक्रो-संचालन की प्रक्रिया कर सकता है।

अंत में, माइक्रोप्रेशन का प्रदर्शन शुरू होता है। यह छोटे चरणों (प्रोसेसर के बीच अलग) के माध्यम से जाता है और सेवानिवृत्ति चरण से गुजरता है। इस बिंदु पर, माइक्रोप्रेशन बाहरी दुनिया में लौटता है और आईपी अगले निर्देश को इंगित करना शुरू करता है। कार्यक्रम के दृष्टिकोण से, निर्देश बस प्रोसेसर में प्रवेश करता है और दूसरी तरफ से बाहर निकलता है, ठीक उसी तरह जैसे उसने पुराने 8086 के साथ किया था।

यदि आप लेख को ध्यान से पढ़ते हैं, तो आपने ऊपर दिए गए विवरण में एक बहुत महत्वपूर्ण समस्या देखी होगी। यदि स्थल बदल जाता है तो क्या होगा? उदाहरण के लिए, अगर कोड आता है या निर्माण होता है तो क्या होता है? पुराने प्रोसेसर में, इसका मतलब सुपरस्क्लेयर पाइपलाइन में सभी काम को डंप करना और एक नई निष्पादन शाखा के प्रसंस्करण की प्रतीक्षा करना है।

प्रोसेसर में सौ या अधिक निर्देश होने पर एक कन्वेयर स्टब प्रदर्शन पर बहुत गंभीर प्रभाव डालता है। प्रत्येक निर्देश को नए पते से निर्देश लोड होने तक इंतजार करने के लिए मजबूर किया जाता है और पाइपलाइन को फिर से शुरू किया जाता है। इस स्थिति में, ओओओ कोर को सभी वर्तमान काम को रद्द करना चाहिए, पिछले राज्य में वापस रोल करना चाहिए, जब तक कि सभी माइक्रो-ऑपरेशन्स ने इस्तीफा नहीं दिया, तब तक प्रतीक्षा करें, परिणाम के साथ उन्हें छोड़ दें, और फिर नए पते पर काम करना जारी रखें। यह समस्या बहुत गंभीर थी और अक्सर डिजाइन के दौरान होती थी। इस स्थिति में प्रदर्शन संकेतक इंजीनियरों के लिए अस्वीकार्य थे। यह यहां है कि OOO कोर की एक और महत्वपूर्ण विशेषता बचाव के लिए आती है।

उनका जवाब सक्रिय निष्पादन था। सक्रिय निष्पादन का मतलब है कि जब एक एलएलसी कर्नेल सशर्त रूप से अपने कोड में निर्माण करता है (उदाहरण के लिए, यदि ब्लॉक), तो यह कोड की दो शाखाओं को लोड और निष्पादित करेगा। जैसे ही कर्नेल समझ जाता है कि कौन सी शाखा सही है, दूसरे के परिणाम रीसेट हो जाएंगे। यह गलत शाखा में कोड को चलाने की नगण्य लागत की कीमत पर पाइपलाइन के स्तूप को रोकता है। एक शाखा पूर्वानुमान कैश भी जोड़ा गया था, जिसने उन स्थितियों में बहुत सुधार किया, जहां कर्नेल को कई सशर्त शाखाओं के बीच भविष्यवाणी करने के लिए मजबूर किया गया था। कंजर्वेशन स्टब्स अभी भी ब्रांचिंग के कारण सामना कर रहे हैं, लेकिन इस समाधान ने उन्हें एक सामान्य घटना के बजाय एक दुर्लभ अपवाद बना दिया है।

और अंत में, HT वाला प्रोसेसर एक सामान्य OOO कोर के लिए दो वर्चुअल प्रोसेसर प्रदान करता है। वे एक सामान्य आरओबी और ओओओ कोर साझा करते हैं और दो अलग-अलग प्रोसेसर के रूप में ऑपरेटिंग सिस्टम को दिखाई देंगे। यह कुछ इस तरह दिखता है:


हाइपर-थ्रेडिंग के साथ OOO कोर, नोट देखें

HT के साथ एक प्रोसेसर दो आभासी प्रोसेसर प्राप्त करता है, जो बदले में कर्नेल को अधिक OOO डेटा की आपूर्ति करता है, जो सामान्य उपयोग के दौरान प्रदर्शन में वृद्धि देता है। मल्टीप्रोसेसर सिस्टम के लिए अनुकूलित केवल कुछ भारी कंप्यूटिंग लोड पूरी तरह से OOO कोर को लोड कर सकते हैं। इस स्थिति में, HT प्रदर्शन को थोड़ा कम कर सकता है। हालांकि, ऐसे भार अपेक्षाकृत दुर्लभ हैं। उपभोक्ता के लिए, एचटी आमतौर पर कंप्यूटर के सामान्य दैनिक उपयोग के दौरान आपको लगभग आधे से गति बढ़ाने की अनुमति देता है।

उदाहरण

यह सब कुछ भ्रामक लग सकता है। मुझे आशा है कि उदाहरण सब कुछ अपनी जगह पर रखता है।

आवेदन के दृष्टिकोण से, हम अभी भी पुराने 8086 के कंप्यूटिंग पाइपलाइन पर काम कर रहे हैं। यह एक ब्लैक बॉक्स है। IP द्वारा इंगित किया गया निर्देश इस बॉक्स द्वारा संसाधित किया जाता है, और जब निर्देश इसे छोड़ देता है, तो परिणाम पहले से ही मेमोरी में प्रदर्शित होते हैं।

हालांकि निर्देशों के संदर्भ में, यह ब्लैक बॉक्स अभी भी एक साहसिक कार्य है।

निम्नलिखित वह पथ है जो एक आधुनिक प्रोसेसर (2008-2013) में एक निर्देश बनाता है।

चलो चलते हैं, आप कार्यक्रम में निर्देश हैं, और यह कार्यक्रम शुरू होता है।

आप आगे की प्रक्रिया के लिए आईपी के लिए धैर्यपूर्वक आपका इशारा करते हैं। जब आईपी आपके स्थान से पहले 4kb के बारे में बताता है, या 1,500 निर्देशों के बाद, आपको निर्देश कैश में ले जाया जाता है। कैश को डाउनलोड करने में कुछ समय लगता है, लेकिन यह डरावना नहीं है, क्योंकि आप जल्द ही नहीं चलेंगे। यह प्रीफैच पाइपलाइन के पहले चरण का हिस्सा है।

इस बीच, आईपी आपके करीब और करीब इंगित करता है, और जब यह आपके सामने 24 निर्देशों को इंगित करना शुरू करता है, तो आप और पांच पड़ोसी टीमें निर्देश कतार में जाती हैं।

इस प्रोसेसर में चार डिकोडर होते हैं जो एक जटिल कमांड को समायोजित कर सकते हैं और तीन साधारण तक। ऐसा हुआ कि आप एक जटिल निर्देश हैं और चार माइक्रोएरेशंस में डिकोड किए गए थे।

डिकोडिंग एक बहु-स्तरीय प्रक्रिया है। डिकोडिंग भाग में आपके लिए आवश्यक डेटा और कुछ नए स्थान पर जाने की संभावना के लिए विश्लेषण शामिल है। डिकोडर ने अतिरिक्त डेटा की आवश्यकता दर्ज की। आपकी भागीदारी के बिना, कंप्यूटर के दूसरे छोर पर, आपके द्वारा आवश्यक डेटा को डेटा कैश में लोड करना शुरू हो जाता है।

आपके चार माइक्रो-ऑपरेशन रजिस्टर उर्फ ​​टेबल पर फिट होते हैं। आप यह घोषणा करते हैं कि आप किस मेमोरी एड्रेस से पढ़ रहे हैं (यह fs: [eax + 18h]) निकला है, और चिप आपके माइक्रो-ऑपरेशन्स के लिए एक अस्थायी पते पर इसका अनुवाद करता है। आपके माइक्रो-ऑपरेशन आरओबी में शामिल हैं, जहां से, जल्द से जल्द, आरक्षण के लिए कदम।

आरक्षण में निष्पादन के लिए तैयार निर्देश हैं। आपका तीसरा माइक्रो-ऑपरेशन तुरंत पांचवें निष्पादन पोर्ट द्वारा उठाया गया है। आपको नहीं पता कि उसे पहले क्यों चुना गया था, लेकिन वह अब नहीं है। कुछ टिक्स के बाद, आपका पहला माइक्रो-ऑपरेशन दूसरे पोर्ट पर जाता है, एड्रेस लोडिंग ब्लॉक। शेष माइक्रो-ऑपरेशंस अन्य माइक्रो-ऑपरेशंस लेने के लिए विभिन्न बंदरगाहों की प्रतीक्षा करते हैं। वे प्रतीक्षा करते हैं जबकि दूसरा पोर्ट डेटा कैश से अस्थायी मेमोरी स्लॉट में डेटा लोड करता है।

वे लंबे समय तक प्रतीक्षा करते हैं ...

वे बहुत लंबे समय तक प्रतीक्षा करते हैं ...

अन्य निर्देश आते हैं और चले जाते हैं, जबकि आपके माइक्रो-ऑपरेशन अपने दोस्त की प्रतीक्षा करते हैं जबकि वह आवश्यक डेटा डाउनलोड करता है। यह अच्छा है कि यह प्रोसेसर जानता है कि उन्हें एक के बाद एक कैसे संसाधित किया जाए।

अचानक, शेष शेष माइक्रो-ऑपरेशन शून्य और पहले बंदरगाहों द्वारा उठाए जाते हैं, डेटा लोडिंग को पूरा किया जाना चाहिए। सभी माइक्रोऑपरेशन लॉन्च किए गए हैं और समय के साथ, वे फिर से आरक्षण पर मिलते हैं।

गेट के माध्यम से वापस जाने पर, माइक्रो-ऑपरेशंस अस्थायी पते के साथ उनके टिकट को स्थानांतरित करते हैं। माइक्रो-ऑपरेशन इकट्ठा होते हैं और एकजुट होते हैं, और आप फिर से, एक निर्देश के रूप में, एक जैसा महसूस करते हैं। प्रोसेसर आपको अपना परिणाम देता है और विनम्रता से आपको बाहर निकलने के लिए निर्देशित करता है।

"इस्तीफे" के रूप में चिह्नित दरवाजे के माध्यम से एक छोटी कतार है। आप लाइन में लग जाते हैं और आप पाते हैं कि आप उसी निर्देश के पीछे खड़े हैं, जिसके लिए आप आए थे। तुम भी उसी क्रम में खड़े हो। यह पता चला है कि OOO कोर वास्तव में अपनी नौकरी जानता है।

बाहर से, ऐसा लगता है कि प्रोसेसर छोड़ने वाली प्रत्येक टीम एक-एक करके बाहर आती है, ठीक उसी क्रम में जिसमें आईपी ने उन्हें इशारा किया था।

निष्कर्ष

उम्मीद है कि यह थोड़ा व्याख्यान प्रोसेसर के अंदर क्या हो रहा है पर कुछ प्रकाश डाला। जैसा कि आप देख सकते हैं, कोई जादू, धुआं या दर्पण नहीं है।

अब हम लेख की शुरुआत में पूछे गए सवालों के जवाब दे सकते हैं।

तो प्रोसेसर के अंदर क्या होता है? यह एक जटिल दुनिया है जहां निर्देशों को माइक्रो-ऑपरेशन में विभाजित किया जाता है, जितनी जल्दी हो सके और किसी भी क्रम में संसाधित किया जाता है, और एक साथ फिर से इकट्ठा किया जाता है, उनके आदेश और स्थान को संरक्षित करता है। बाहरी दुनिया के लिए, ऐसा लगता है कि वे क्रमिक रूप से और एक-दूसरे के स्वतंत्र रूप से संसाधित होते हैं। लेकिन अब हम जानते हैं कि, वास्तव में, उन्हें अनुक्रम से बाहर संसाधित किया जाता है, कभी-कभी संभावित कोड शाखाओं की भविष्यवाणी करने और चलाने के लिए भी।

एक निर्देश को निष्पादित करने में कितना समय लगता है? जबकि पाइपलाइन रहित दुनिया में इसके लिए एक अच्छा जवाब था, एक आधुनिक प्रोसेसर में यह सब इस बात पर निर्भर करता है कि पास के निर्देश क्या हैं, पड़ोसी कैश का आकार क्या है और उनमें क्या है। कमांड के लिए प्रोसेसर के माध्यम से गुजरने के लिए न्यूनतम समय है, लेकिन यह मान लगभग स्थिर है। एक अच्छा प्रोग्रामर या अनुकूलन करने वाला कंपाइलर शून्य के करीब औसत समय में कई निर्देशों को निष्पादित कर सकता है। शून्य के करीब औसत समय सबसे धीमी अनुदेश का निष्पादन समय नहीं है, लेकिन यह निर्देश OOO कोर के माध्यम से जाने के लिए समय लेता है और डेटा को लोड और अनलोड करने के लिए कैश लेता है।

जब नए प्रोसेसर में 12, या 18, या यहां तक ​​कि 31-स्तरीय पाइपलाइन होती है, तो इसका क्या मतलब है? इसका मतलब है कि एक समय में अधिक निर्देश पार्टी को आमंत्रित किए जा सकते हैं। एक बहुत लंबी पाइपलाइन का मतलब यह हो सकता है कि एक बार में कई सौ निर्देशों को "संसाधित" के रूप में चिह्नित किया जा सकता है। जब सब कुछ योजना के अनुसार हो जाता है, तो OOO कोर लगातार लोड होता है और प्रोसेसर बैंडविड्थ बस प्रभावशाली होता है। दुर्भाग्य से, इसका मतलब यह भी है कि कन्वेयर की बेवकूफी क्षुद्र परेशानी से आगे बढ़ती है, जैसा कि पहले था, एक दुःस्वप्न में, क्योंकि सैकड़ों टीमों को कन्वेयर को साफ करने के लिए इंतजार करने के लिए मजबूर किया जाएगा।

आप इस ज्ञान को अपने कार्यक्रमों में कैसे लागू कर सकते हैं? अच्छी खबर यह है कि प्रोसेसर सबसे आम कोड पैटर्न की भविष्यवाणी कर सकता है, और कंपाइलर लगभग पिछले कई दशकों से OOO कर्नेल के लिए कोड का अनुकूलन कर रहे हैं। प्रोसेसर ऑर्डर किए गए निर्देशों और डेटा के साथ सबसे अच्छा काम करता है। हमेशा सरल कोड लिखें। सरल और गैर-अत्याचारी कोड कंपाइलर ऑप्टिमाइज़र को परिणामों को खोजने और तेज करने में मदद करेगा। यदि संभव हो, तो कोड जंप न बनाएं। यदि आपको संक्रमण करने की आवश्यकता है, तो एक विशिष्ट पैटर्न का पालन करके ऐसा करने का प्रयास करें। डायनामिक ट्रांज़ैक्शन टेबल जैसे कॉम्प्लेक्स डिज़ाइन बहुत अच्छे लगते हैं और यह बहुत कुछ कर सकता है, लेकिन न तो कंपाइलर और न ही प्रोसेसर यह अनुमान लगा सकता है कि कौन सा कोड किस कोड को अगले समय में निष्पादित किया जाएगा। इसलिए, जटिल कोड स्तूपों और गलत शाखा भविष्यवाणियों को भड़काने की बहुत संभावना है। इसके विपरीत, अपना डेटा सरल रखें। अपने डेटा को व्यवस्थित, कनेक्टेड और सुसंगत तरीके से रोकने के लिए व्यवस्थित करें। आपके डेटा के लिए सही संरचना और लेआउट का चयन आपकी उत्पादकता को विशेष रूप से प्रभावित कर सकता है। जब तक आपका डेटा और कोड सरल रहता है, आप आमतौर पर एक अनुकूलन कंपाइलर के काम पर भरोसा कर सकते हैं।

इस यात्रा का हिस्सा बनने के लिए धन्यवाद।

मूल - www.gamedev.net/page/resource/_/technical/general-programming/a-journey-through-the-cpu-pipeline-r3115