हेलो, हैबरोसिटी।

मैं आपके साथ एक समस्या का समाधान साझा करना चाहूंगा जिसका मैंने सामना किया है और जिसे मैं काफी समय से हल कर रहा हूं। और बहुत से अलग-अलग रेडियो इलेक्ट्रॉनिक्स विशेषज्ञ (जिनके लिए मैं मदद और सलाह के लिए निकला), साथ ही रेडियो इलेक्ट्रॉनिक्स पर 2 घरेलू और 1 विदेशी फोरम इस समस्या को हल करने में मदद नहीं कर सके।

मैं यह सुनिश्चित करना चाहता हूं कि जो कोई भी यह पढ़ता है वह कभी "रेक पर नहीं" हो जाता है कि मैं उठ गया और लंबे समय तक पीड़ित रहा।

समस्या यह थी कि मैं एक आईडीसी कनेक्टर पर 1 से अधिक पिन का उपयोग नहीं कर सकता था। यदि कनेक्टर पर 1 से अधिक पिन (2 या अधिक) का उपयोग किया गया था, तो जब एक आस्टसीलस्कप के साथ परीक्षण किया गया, तो कनेक्टर चुप था।

जैसा कि अब पता चला है, योजना का उपयोग करते समय क्वार्टस II में समस्या का नामकरण नियम था।

उन सभी के लिए जिनके लिए यह उपयोगी या दिलचस्प होगा - मैं एक बिल्ली के लिए पूछता हूं।

समस्या प्रदर्शन

मुझे लक्ष्य (हस्तनिर्मित) उपकरणों पर भी इस समस्या का सामना करना पड़ा। लेकिन स्पष्टता के लिए, मैं अल्टर डीई 1 को व्हेल (चित्र 1) पर प्रदर्शित करना चाहूंगा।


अंजीर। 1 - अल्तेरा डे 1 विकास और शिक्षा बोर्ड

मैंने FPGA पिन के असाइनमेंट (प्रोजेक्ट में नाम - FPGA का पिन नंबर) के साथ Quartus II में "Altera_DE1_pin_assignments.csv" फ़ाइल डाउनलोड की, जिसे मैंने व्हेल से डिस्क से लिया था।

चित्रा 2 में, आप पिन प्लानर में चालीस-पिन आईडीसी कनेक्टर "GPIO_0" के पिन नाम देख सकते हैं।


अंजीर। 2 - एलर्टा डी 1 के लिए क्वार्ट्स II पिन प्लानर

स्पष्टता के लिए, मैं चित्र 3 में दिखाए गए प्रोजेक्ट पर अधिक विस्तार से समस्या का वर्णन करूंगा। "CLOCK_50" पिन से, 50 MHz ब्लॉक आता है (व्हेल पर घड़ी जनरेटर से, जो एक विशिष्ट FPGA पिन से जुड़ा है)। "Clock_50_to_1" वेरिलॉग भाषा में एक हस्तलिखित मॉड्यूल है जो एक काउंटर के माध्यम से 50 मेगाहर्ट्ज घड़ी को 1 मेगाहर्ट्ज घड़ी में परिवर्तित करता है (इसी तरह की समस्याओं को क्वार्टस II में निर्मित ALTPLL मेगाफंक्शन का उपयोग करते समय देखा गया था)। परिवर्तित घड़ी 2 IDC कनेक्टर्स - GPIO_0 और GPIO_1 के लिए आउटपुट है। GPIO_0 कनेक्टर पर 1 पिन का उपयोग किया जाता है ([1]) और सब कुछ काम करता है, GPIO_1 कनेक्टर पर 2 पिन का उपयोग किया जाता है ([1], [3]) और कोई संकेत नहीं है।


अंजीर। 3 - क्वार्टस II का स्क्रीनशॉट और आस्टसीलस्कप से तस्वीरें

समस्या का कारण

एलर्टा फोरम के उपयोगकर्ताओं में से एक, क्वार्टर II में परियोजना को संकलित करते समय (जो चित्र 3 में दिखाया गया है) कुछ अजीब चेतावनी, "कॉर्नर से बाहर" देखा, और कहा: "मुझे इसका सामना नहीं करना पड़ा है, मुझे नहीं पता कि क्या करना है, लेकिन मैं आपको करने की सलाह देता हूं परियोजना का शीर्ष-स्तरीय मॉड्यूल योजनाबद्ध में नहीं है, लेकिन वेरिलोग या वीएचडीएल में है। "



एक शब्द में, चेतावनियों का विश्लेषण करते हुए, यह स्पष्ट हो गया कि क्वार्टस II का नाम बदल रहा था
"GPIO_1 [1]" "GPIO_11" में
"GPIO_1 [3]" "GPIO_13" में
और GPIO_11 और GPIO_13 नामों के लिए, विशिष्ट FPGA पिन असाइन नहीं किए गए हैं।

समस्या को हल करने का तरीका problem1

इसलिए हमें पता चला कि दो नामकरण योजनाएं हैं - मैक्स + प्लस II और क्वार्टस II।

एक परियोजना के लिए, आप इन नामकरण सम्मेलन योजनाओं को स्पष्ट रूप से बदल सकते हैं:
असाइनमेंट => सेटिंग्स => विश्लेषण और संश्लेषण सेटिंग्स => अधिक सेटिंग्स => ब्लॉक डिजाइन नामकरण



जैसा कि चित्र 4 से देखा जा सकता है, यदि आप स्पष्ट रूप से नाम बदलने की योजना को क्वार्टस II पर स्विच करते हैं, तो समस्या हल हो गई है।


अंजीर। 4 - क्वार्टस II का स्क्रीनशॉट और आस्टसीलस्कप से तस्वीरें

समस्या को हल करने का तरीका problem2

यदि आप क्रम में (0 से n) IDC कनेक्टर के पिन का उपयोग करना शुरू करते हैं, तो यहां तक ​​कि ऑटो नामकरण योजना सेट के साथ, क्वार्ट्स II कुछ भी नाम नहीं बदलेगा।


अंजीर। 5 - क्वार्टस II का स्क्रीनशॉट और आस्टसीलस्कप से तस्वीरें



PS मुझे बहुत खुशी होगी अगर मैं किसी के लिए जीवन आसान बना सकता हूं और अपना समय बचा सकता हूं।