अंतरिक्ष में इलेक्ट्रॉनिक्स को प्रभावित करने वाले विकिरण प्रभावों के भौतिकी

32 एनएम के डिजाइन मानकों के साथ तकनीकी प्रक्रिया।
दो 1.3 GHz ARMv7 कोर
रैम - 1 जीबी।

150 एनएम के डिजाइन मानकों के साथ तकनीकी प्रक्रिया।
एक 200 मेगाहर्ट्ज पावरपीसी कोर।
रैम - 256 एमबी।

ऊपर iPhone5 केंद्रीय प्रोसेसर के पैरामीटर हैं, नीचे क्यूरियोसिटी रोवर हैं। मार्स रोवर के ऑन-बोर्ड कंप्यूटर की कीमत एक नए iPhone की तुलना में लगभग दो सौ गुना अधिक महंगी है। ऐसा क्यों? अंतरिक्ष यान का केंद्रीय प्रोसेसर विकिरण के संपर्क में है। Habré पर अंतरिक्ष इलेक्ट्रॉनिक्स पर पहले से ही एक अच्छी समीक्षा लेख था, और मैं अंतरिक्ष में विफलताओं और विफलताओं के पीछे भौतिक सिद्धांतों और प्रभावों के बारे में अधिक विस्तार से बताने की कोशिश करूंगा।


चित्रा 1. बीएई सिस्टम्स राड एकल-बोर्ड कंप्यूटरों की लागत सैकड़ों हजारों डॉलर में मापा जाता है।

विकिरण के मुख्य स्रोत सूर्य और तारे हैं। स्वयं के ल्यूमिनेरी हमें प्रोटॉन और इलेक्ट्रॉनों के साथ आपूर्ति करते हैं; बाकी सब चीजें अन्य तारों से उड़ती हैं, उदाहरण के लिए, भारी तत्वों के नाभिक। विकिरण से पृथ्वी के निवासियों को एक चुंबकीय क्षेत्र द्वारा संरक्षित किया जाता है जो पृथ्वी के विकिरण बेल्ट (जिसे वैन एलेन बेल्ट भी कहा जाता है) में उड़ान कणों को इकट्ठा करता है। वे अंतरिक्ष यान के लिए एक गंभीर समस्या हैं, इसलिए वे विकिरण बेल्ट में बिताए समय को कम करने की कोशिश करते हैं।


चित्रा 2. पृथ्वी की विकिरण बेल्ट।

क्या होता है जब एक चिप अंतरिक्ष में जाती है? दो मुख्य प्रभाव हैं - कुल अवशोषित खुराक (कुल आयनीकरण खुराक, टीआईडी) का संचय और एकल आयनकारी कणों (एकल घटना प्रभाव, एसईई) के संपर्क से जुड़े प्रभाव।

विकिरण की कुल अवशोषित खुराक माइक्रोक्रिस्किट की कुछ विशेषताओं के बहाव का कारण बनती है, जिससे विफलताएं होती हैं। सबसे महत्वपूर्ण तंत्र प्रौद्योगिकी से प्रौद्योगिकी में भिन्न होते हैं; आधुनिक माइक्रोकिरिस्क के लिए, विकिरण-प्रेरित रिसाव धाराएं प्रासंगिक हैं, और पुरानी प्रौद्योगिकियों में ट्रांजिस्टर थ्रेसहोल्ड वोल्टेज की शिफ्ट द्वारा एक महत्वपूर्ण भूमिका निभाई गई थी।

Microcircuit में आयनकारी विकिरण के प्रभाव के तहत, इलेक्ट्रॉन-होल जोड़े का निर्माण होता है। सामान्य परिस्थितियों में, ये जोड़े काफी जल्दी से पुनर्संयोजित होते हैं (अर्थात, अलग इलेक्ट्रॉन परमाणु वापस पकड़ लिया जाता है), हालांकि, विद्युत क्षेत्र में छेद और इलेक्ट्रॉन अलग हो सकते हैं (क्योंकि विभिन्न दिशाओं में क्षेत्र में विपरीत संकेत के आरोप चलते हैं)। सिलिकॉन माइक्रोक्रिस्केट्स में प्रयुक्त मुख्य इन्सुलेटर सिलिकॉन डाइऑक्साइड (SiO ₂ ) है। SiO ₂ में इलेक्ट्रॉनों और छिद्रों की गतिशीलता परिमाण के कई आदेशों से भिन्न होती है; इसलिए, इलेक्ट्रॉनों को सिलिकॉन द्वारा जल्दी से जारी किया जाता है, और छेद ऑक्साइड में और विशेष रूप से ऑक्साइड में जमा हो सकते हैं - सिलिकॉन इंटरफ़ेस।

यदि चार्ज MOS ट्रांजिस्टर के गेट ढांकता हुआ में जमा हुआ है, तो यह इसके संचालन को एक अतिरिक्त रूप से लागू सकारात्मक वोल्टेज (या थ्रेसहोल्ड वोल्टेज की एक पारी के रूप में) के रूप में प्रभावित करेगा। नतीजतन, एन-चैनल ट्रांजिस्टर लगातार अजर होगा। मोटे गेट गेट डाइलेट्रिक्स के साथ पुरानी तकनीकों में, एन-चैनल ट्रांजिस्टर के थ्रेशोल्ड वोल्टेज की पारी ट्रांजिस्टर को पूरी तरह से बंद करने से रोक सकती है, जिससे स्वाभाविक रूप से सर्किट ऑपरेशन का नुकसान हुआ। हालांकि, पहले से ही थ्रेसहोल्ड वोल्टेज में कमी ने इस तथ्य को जन्म दिया कि लीक के कारण माइक्रोक्रिसिट की कुल वर्तमान खपत अनुमेय स्तर से अधिक हो गई।

आधुनिक प्रौद्योगिकियों में, गेट ढांकता हुआ की मोटाई कुछ नैनोमीटर है, और वहां बस उनमें पर्याप्त छेद जमा नहीं कर सकते हैं ताकि ट्रांजिस्टर की दहलीज वोल्टेज गंभीरता से बदल जाए। इसलिए, निर्णायक भूमिका माइक्रोक्रिसिट में मौजूद अन्य ऑक्साइड में चार्ज के संचय द्वारा निभाई जाती है, अर्थात् साइड इन्सुलेशन में जो आसन्न ट्रांजिस्टर को अलग करती है, और गेट ढांकता हुआ में इसकी सीमा पर। यह आंकड़ा गेट के साथ MOS ट्रांजिस्टर के क्रॉस सेक्शन को दर्शाता है। प्रकाश परत सिलिकॉन है, अंधेरे परत SiO _{2 है} । यह स्पष्ट रूप से देखा गया है कि पार्श्व इन्सुलेशन गेट इन्सुलेटर की तुलना में बहुत मोटा है। चित्रों (ए) और (बी) के बीच अंतर निर्माण इन्सुलेशन के विभिन्न तरीकों से जुड़ा हुआ है और ट्रांजिस्टर के विकिरण प्रतिरोध में महत्वपूर्ण भूमिका निभाता है।


चित्रा 3. MOC संरचनाओं का अनुभाग LOCOS और STI प्रकार के पार्श्व इन्सुलेशन के साथ।

एक मोटी इन्सुलेट ढांकता हुआ में, विद्युत क्षेत्र बहुत छोटा है, और इलेक्ट्रॉन-छेद जोड़े का अलगाव खराब है। गेट ढांकता हुआ में, क्षेत्र बड़ा है, लेकिन ऑक्साइड स्वयं पतला है। लेकिन संक्रमण क्षेत्र में, सब कुछ अच्छा है (अर्थात, सबकुछ खराब है) - इसमें चार्ज करने के लिए ऑक्साइड पर्याप्त मोटी है, और विद्युत क्षेत्र काफी बड़ा है ताकि छेद और इलेक्ट्रॉनों को प्रभावी ढंग से अलग किया जा सके।

Microcircuit में ट्रांजिस्टर को ट्रांजिस्टर के एक सुपरपोज़िशन और पक्षों पर स्थित दो परजीवी ट्रांजिस्टर के रूप में दर्शाया जा सकता है, जिसमें मुख्य ट्रांजिस्टर के गेट ढांकता हुआ और साइड इन्सुलेशन के बीच संक्रमण परत एक गेट ढांकता हुआ की भूमिका निभाता है। मुख्य ट्रांजिस्टर की दहलीज वोल्टेज एक विकिरण खुराक के संपर्क में आने पर थोड़ा बदल जाती है, लेकिन संवेदी संरचनाओं की दहलीज शून्य तक घट सकती है, जिससे वर्तमान प्रवाह चैनल बनते हैं जो गेट द्वारा नियंत्रित नहीं होते हैं। इन चैनलों के माध्यम से, नाली से स्रोत तक स्वतंत्र रूप से प्रवाह होता है - जिसे रिसाव चालू कहा जाता है।

लीक्स, जैसा कि मैंने ऊपर कहा, सर्किट की वर्तमान खपत में वृद्धि का कारण बनता है (जो एक अंतरिक्ष यान में अस्वीकार्य हो सकता है, जहां उपलब्ध शक्ति बहुत मामूली है) और यहां तक ​​कि कार्यात्मक विफलताओं के लिए भी। उदाहरण के लिए, सबसे आम फ्लैश मुद्दा भंडारण तत्वों के साथ नहीं है, लेकिन ओवरराइटिंग के लिए उपयोग किए जाने वाले उच्च वोल्टेज जनरेटर के साथ है। इस जनरेटर में चाबियाँ हैं, जो लीक के कारण पूरी तरह से बंद हो जाती हैं, जिसके बिना मेमोरी को अधिलेखित करने के लिए पर्याप्त वोल्टेज उत्पन्न करना असंभव है।

एकल प्रभाव तब होता है जब एक एकल आयनीकरण कण (एक भारी तत्व का प्रोटॉन, न्यूट्रॉन या नाभिक) ट्रांजिस्टर में प्रवेश करता है और "सॉफ्ट" (विफलताओं) और "कठिन" (विफलताओं) में विभाजित होता है, बाद वाला एक दुर्लभ घटना है जो शक्तिशाली सर्किट की विशेषता है और खराब समझ में आता है। विफलता के विकल्प में गेट इंसुलेटर का टूटना और ट्रांजिस्टर के बर्नआउट में नाली और स्रोत के बीच एक प्रवाहकीय चैनल की घटना, साथ ही साथ थाइरिस्टर प्रभाव शामिल है, जिसके बारे में मैं बाद में और अधिक विस्तार से चर्चा करूंगा।

"सॉफ्ट" विफलताओं के दो मुख्य तंत्र हैं - प्राथमिक और माध्यमिक आयनीकरण। पहला भारी आवेशित कणों (TZZ; इस संदर्भ में, वे एक प्रोटॉन की तुलना में सभी नाभिक भारी कहते हैं) की विशेषता है, दूसरा - प्रोटॉन और न्यूट्रॉन के लिए। माइक्रोक्रिकिट के माध्यम से गुजरते हुए, कण क्रिस्टल जाली के साथ बातचीत के कारण धीमा हो जाता है और इसे अपनी ऊर्जा का हिस्सा देता है (यह प्रक्रिया घर्षण के दौरान हीटिंग के साथ तुलना की जा सकती है)।

एक कण के पारित होने के दौरान निकलने वाली ऊर्जा सिलिकॉन परमाणुओं को आयनित करती है। सामान्य परिस्थितियों में, परमाणुओं से अलग किए गए अधिकांश इलेक्ट्रॉन वापस लौट जाते हैं, लेकिन अगर आयनीकरण एक मजबूत विद्युत क्षेत्र के पास होता है, तो यह इलेक्ट्रॉनों और छिद्रों को अलग कर सकता है। तंत्र एक खुराक के संचित होने पर जैसा होता है, वैसा ही होता है, लेकिन आवेश वाहक सिलिकॉन में जमा नहीं हो सकते हैं, और एकल प्रभावों की अवधि महीनों में नहीं, बल्कि पिकोसेकंड में मापी जाती है।

सिलिकॉन में एक मजबूत विद्युत क्षेत्र एक बंद ट्रांजिस्टर का स्रोत pn जंक्शन है, जिसके पास चार्ज का पृथक्करण इस तथ्य की ओर जाता है कि एक संकेत के चार्ज वाहक जमीन / विद्युत लाइन में गिरते हैं, और दूसरा ट्रांजिस्टर की नाली में। बाहरी पर्यवेक्षक के दृष्टिकोण से, प्रक्रिया का परिणाम एक वर्तमान पल्स की तरह होता है जिसमें कई दसियों पिकोसॉन्ड्स के अग्रणी किनारे होते हैं और कई सौ की ट्रेलिंग एज होती है। सटीक पल्स पैरामीटर कई कारकों पर निर्भर करता है, जिसमें माइक्रोक्रिस्किट निर्माण की तकनीक, कण की घटना का कोण, आदि शामिल हैं।

यदि हम समय के साथ परिणामी वर्तमान पल्स को एकीकृत करते हैं, तो हम TZZ हिट के परिणामस्वरूप पूर्ण चार्ज जारी करेंगे। असफलता की ओर ले जाने वाले न्यूनतम चार्ज को क्रिटिकल चार्ज कहा जाता है। क्रिटिकल चार्ज प्रभावित सर्किट और घटना कण दोनों के मापदंडों पर निर्भर करता है; इसके अलावा, प्रयोगात्मक रूप से मापना बहुत मुश्किल है, इसलिए, आमतौर पर एक सर्किट और एक कण की बातचीत को अनुकरण करने और तुलनात्मक रूप से विभिन्न सर्किटों की विफलता प्रतिरोध का अनुकरण करने के लिए इसका उपयोग किया जाता है।

ऊर्जा रिलीज को आमतौर पर रैखिक ऊर्जा अंतरण (एलईटी; अंग्रेजी शब्द रैखिक एनर्जी ट्रांसफर, एलईटी) का उपयोग करके व्यक्त किया जाता है, जिसे मेव × सेमी ² / मिलीग्राम या उससे अधिक सटीक रूप से मापा जाता है, (मेव / एमजी / मिलीग्राम ³ सेमी) / सेमी में। एलईटी की एक इकाई ऊर्जा की मात्रा है जो उस पदार्थ के प्रति यूनिट घनत्व की दूरी के एक सेंटीमीटर प्रति घंटे की दूरी के माध्यम से जारी की जाती है, जिसके माध्यम से कण उड़ जाता है। पहली नज़र में परिभाषा बहुत भ्रामक है, लेकिन इस तरह से चुनी गई इकाई के कई महत्वपूर्ण लाभ हैं: सबसे पहले, संख्यात्मक मान प्रयोगात्मक रूप से मापने के लिए अपेक्षाकृत सरल है; दूसरे, तीसरे, व्यवहार में उपयोग किए जाने वाले मूल्य आमतौर पर एक से लेकर सैकड़ों तक होते हैं।

एलईटी एक स्थिर मूल्य नहीं है, अर्थात्, माइक्रोक्रिसिट हाउसिंग कवर पर एक कण के मापदंडों, क्रिस्टल सीमा पर और सीधे ट्रांजिस्टर पर कई परतों के तहत अलग-अलग होंगे। हालांकि, यह इस बात का पालन नहीं करता है कि एक मोटा मामला मदद कर सकता है - सिलिकॉन में तय की गई दूरी पर एलईटी की निर्भरता आमतौर पर कुछ गहराई (तथाकथित ब्रैग चोटी) पर अधिकतम होती है। इसी तरह के प्रभाव का उपयोग विकिरण चिकित्सा में और विनिर्माण माइक्रोकैक्रेट्स के कुछ संचालन में किया जाता है: प्रत्यारोपित आयनों के मापदंडों को चुना जाता है ताकि वे एक निश्चित गहराई पर रुकें और एक गहराई पर उच्च स्तर के डोपिंग के साथ एक परत बनाएं।

प्रोटॉन और न्यूट्रॉन में एक बहुत छोटा LET होता है (लगभग 0.01 MeV × cm ² / mg), हालांकि, जब एक उच्च-ऊर्जा प्रोटॉन / न्यूट्रॉन सिलिकॉन से गुजरता है, तो एक परमाणु प्रतिक्रिया की संभावना होती है, जिसके उत्पाद एक छोटी सीमा के साथ आयन होते हैं, लेकिन एक बड़ी LET (15 MeV × तक) सेमी ² / मिलीग्राम)। एल्यूमीनियम के साथ तकनीकी प्रक्रियाओं में, लेकिन तांबा धातुकरण (180 एनएम और नीचे), इसके अलावा, पहले स्तर के संपर्कों (और इस प्रकार, संवेदनशील पीएन जंक्शनों के ऊपर) के लिए इस्तेमाल किए जाने वाले टंगस्टन के साथ प्रोटॉन की बातचीत के तंत्र का वर्णन किया गया है। ऐसी प्रतिक्रियाओं के उत्पादों का एलईटी 30 मेव × सेमी ² / मिलीग्राम तक पहुंच सकता है।

विफलता के लिए अग्रणी घटना कणों की विशेषता न्यूनतम LET 500-250 एनएम के डिजाइन मानकों के साथ प्रौद्योगिकियों के लिए एक दर्जन के भीतर है, और उप -100 एनएम प्रौद्योगिकियों के लिए एकता के क्रम में जिसमें महत्वपूर्ण चार्ज इतना छोटा हो सकता है कि प्रोटॉन और न्यूट्रॉन पर भी प्राथमिक आयनीकरण। एक खराबी पैदा करने में सक्षम। इसके अलावा, एक छोटी महत्वपूर्ण विफलता चार्ज इस तथ्य की ओर जाता है कि एक पर्याप्त चार्ज को तब अलग किया जा सकता है जब एक कण न केवल एक रिवर्स बायस्ड स्टॉक पीएन जंक्शन से गुजरता है, बल्कि एक निष्पक्ष स्रोत के माध्यम से भी होता है, जो क्रिस्टल पर कमजोर क्षेत्र को काफी बढ़ाता है।

एक लघु वर्तमान पल्स को माइक्रोक्रिकिट द्वारा पल्स शोर के रूप में माना जाता है, और यदि इसका आयाम काफी बड़ा है, तो यह प्रभावित ट्रांजिस्टर के पीछे तत्व के स्विचिंग को जन्म दे सकता है - यह एक विकिरण-प्रेरित विफलता है। वर्तमान पल्स के पारित होने के समय दहनशील और एनालॉग सर्किट एक गलत परिणाम देता है, और भंडारण तत्वों को पूरी तरह से स्विच किया जाता है। इस प्रकार, माइक्रोप्रोसेसर का सबसे कमजोर हिस्सा कैश मेमोरी है: चिप पर इसका बहुत कुछ है, और इसमें विफलताओं को अपने दम पर दूर नहीं जाना है।


चित्रा 4. छह-ट्रांजिस्टर भंडारण तत्व का आरेख।

उदाहरण के लिए, स्थैतिक मेमोरी के छह-ट्रांजिस्टर सेल (उपयोग किए गए भंडारण तत्वों में सबसे सरल) में विफलता तंत्र का वर्णन करना सबसे सुविधाजनक है। स्मृति तत्व में दो इनवर्टर (M1-M2 और M3-M4) होते हैं जो सकारात्मक प्रतिक्रिया और दो कुंजी (M5-M6) से जुड़े होते हैं। भंडारण मोड में, दो ट्रांजिस्टर बंद हैं, और दो खुले हैं, और इन्वर्टर विपरीत मानों को आउटपुट करते हैं। ट्रांजिस्टर M1 और M4 को निश्चितता के लिए खुला रहने दें। जब एक एसएलसी एक बंद ट्रांजिस्टर (एम 2 या एम 3) की नाली में प्रवेश करता है, तो एक आयनीकरण करंट पल्स उत्पन्न होता है, और सेल में दो प्रक्रियाएं शुरू होती हैं: सकारात्मक प्रतिक्रिया ट्रिगर और प्रेरित चार्ज अपव्यय। ये प्रक्रियाएं स्वतंत्र हैं (उनके समय स्थिरांक विभिन्न ट्रांजिस्टर द्वारा निर्धारित किए जाते हैं) और प्रतिस्पर्धा (प्रक्रियाओं के प्रभाव विपरीत हैं)।

ट्रांजिस्टर एम 2 को एक ट्रांजिस्टर होने दें, और वर्तमान पल्स ट्रांजिस्टर की नाली में दिखाई देगा। इस क्षण में ट्रांजिस्टर एम 1 पूरी तरह से खुला है और इसमें एक छोटा प्रतिरोध है, अर्थात, प्रेरित वर्तमान ट्रांसफार्मर वर्तमान इसके माध्यम से जमीन तक जाता है। हालाँकि, नोड nQ की क्षमता काफी बड़ी हो सकती है ताकि इस नोड की क्षमता काफी समय तक बढ़ सके। नोड एनक्यू की क्षमता में वृद्धि दूसरे इन्वर्टर (एम 3-एम 4) के स्विचिंग की ओर ले जाती है। इस मामले में, दूसरे इन्वर्टर का आउटपुट वोल्टेज बदल जाता है ताकि ट्रांजिस्टर एम 1 का प्रतिरोध बढ़ जाए, और ट्रांजिस्टर एम 2 खुल जाए। यदि यह प्रक्रिया चार्ज अवशोषण की प्रक्रिया से अधिक समय लेती है, तो भंडारण तत्व स्विच हो जाता है, और इसमें गलत मान लिखा जाता है - यह एक विकिरण-प्रेरित विफलता (एकल घटना परेशान, एसईयू) है।

दहनशील तर्क में विफलताएं भंडारण तत्वों में विफलताओं की तुलना में थोड़ी आसान हो जाती हैं - कोई प्रतिक्रिया नहीं है, और प्रभावित नोड की क्षमता में वृद्धि सीधे अगले चरण में प्रेषित होती है। यदि वोल्टेज आयाम काफी बड़ा है, तो अगला झरना खत्म हो जाता है - और फिर संक्रमण प्रक्रिया (एकल घटना क्षणिक, "सुई" रूसी शब्दजाल में) योजना के अनुसार फैलती है। कॉम्बिनेशन लॉजिक में विफलताएं अतिरिक्त प्रभावों से जुड़ी होती हैं जो प्रभावित करती हैं कि सर्किट विफलता का जवाब कैसे देता है। एक तरफ, एक तार्किक मास्किंग प्रभाव होता है: इनपुट राज्यों में सभी परिवर्तन सर्किट के आउटपुट को प्रभावित नहीं करते हैं (उदाहरण के लिए, 2INE तत्व के इनपुट में से एक को स्विच करने से आउटपुट पर कोई असर नहीं पड़ता है अगर दूसरे इनपुट पर एक तर्क शून्य है)। दूसरी ओर, यदि प्रभावित सर्किट का आउटपुट कई तत्वों से भरा हुआ है, तो विफलता उनमें से प्रत्येक के इनपुट पर जाएगी (घड़ी के पेड़ की शुरुआत में विफलता की कल्पना करें)। और अंत में, अस्थायी मास्किंग: किसी भी कॉम्बिनेशन सर्किट के आउटपुट में एक ट्रिगर होता है जो कुछ निश्चित अंतराल पर मूल्यों को याद रखता है। कम आवृत्तियों पर संचालन करते समय, पूरी नाड़ी उस समय गिर जाएगी, जिस समय ट्रिगर को कुछ भी याद नहीं है, हालांकि, काफी बड़ी है, हालांकि, बढ़ती आवृत्ति के साथ, नाड़ी की अवधि (कई सौ पिकोसेकंड से नैनोसेकंड तक) घड़ी संकेत की अवधि के लिए तुलनीय है, और बड़ी घड़ी के लिए आवृत्तियों, दहनशील तर्क में महत्वपूर्ण खराबी की तीव्रता स्मृति तत्वों में खराबी की तीव्रता से भी अधिक हो सकती है (वैसे, दहनशील सर्किट के आउटपुट पर ट्रिगर भी खराबी हो सकती है)।

TZCh ट्रैक का प्रभावी व्यास एक माइक्रोन के क्रम का है, जो आधुनिक प्रौद्योगिकियों में तर्क तत्वों के आकार से काफी बड़ा है। इसलिए, कई तत्व, जैसे कि कैश सेल, एक ही कण पर उतर सकते हैं। 65 एनएम प्रौद्योगिकी में, "कई" दस हो सकते हैं, जो त्रुटि-सुधार कोड के आवेदन में महत्वपूर्ण कठिनाइयों का निर्माण करता है और चिप तत्वों की टोपोलॉजी को गंभीरता से संशोधित करने के लिए आवश्यक बनाता है।

जब टीकेसीएच ट्रांजिस्टर में प्रवेश करता है, तो न केवल एक विफलता हो सकती है, बल्कि एक सशर्त रूप से कठिन विफलता भी हो सकती है जो कि थायरिस्टर प्रभाव ("लार्च" या पेशेवर शब्दजाल में लैचअप) है। आंकड़ा वॉल्यूम CMOS तकनीक द्वारा किए गए एक पलटनेवाला के क्रॉस-सेक्शन को दिखाता है, और एक माइक्रोक्रिचट की परतों द्वारा गठित स्प्यूरियस तत्वों को दिखाता है।


चित्रा 5. सीएम इनवर्टर के क्रॉस सेक्शन को thyristor प्रभाव में शामिल परजीवी संरचनाओं को दिखाया गया है।

यह देखा जा सकता है कि दो द्विध्रुवी ट्रांजिस्टर एक pnpn संरचना (स्रोत-पॉकेट-सब्सट्रेट-स्रोत) बनाते हैं, जिसे एक थाइरिस्टर के रूप में जाना जाता है। Thyristor के CVC को चित्र में दिखाया गया है और इस तथ्य की विशेषता है कि इसकी गैर-रैखिकता है, अर्थात, जब संरचना पर एक निश्चित प्रत्यक्ष पूर्वाग्रह पहुंच जाता है, तो इसका प्रतिरोध तेजी से गिरता है, और वर्तमान, तदनुसार, बढ़ जाता है।


चित्रा 6. thyristor की वोल्ट-एम्पीयर विशेषता।

जब एक एसएलसी हिट होता है, तो एक प्रेरित वर्तमान पल्स द्विध्रुवी ट्रांजिस्टर के उद्घाटन और परजीवी थाइरिस्टर संरचना को कम प्रतिरोध वाली स्थिति में ला सकता है। इसका परिणाम जमीन और बिजली की आपूर्ति के बीच एक शॉर्ट सर्किट का निर्माण होगा, प्रभावित तत्व की संचालन क्षमता का नुकसान और वर्तमान खपत में तेज वृद्धि, जिससे प्रभावित तत्व का "बर्नआउट" हो सकता है और एक कार्यात्मक विफलता हो सकती है। Thyristor प्रभाव को सशर्त रूप से कठिन के रूप में वर्गीकृत किया जाता है, क्योंकि इसके प्रभाव को प्रभावित चिप से बिजली रीसेट करके रोका जा सकता है। यह उपाय, हालांकि, बहुत असुविधाजनक है और बड़ी संख्या में विफलताओं के साथ लागू नहीं है;thyristor प्रभाव अंतरिक्ष के लिए इलेक्ट्रॉनिक उपकरणों के डेवलपर्स के मुख्य सिरदर्द में से एक है, खासकर अगर किसी कारण से वे विशेष रूप से डिज़ाइन किए गए लोगों के बजाय वाणिज्यिक चिप्स का उपयोग करते हैं।

थाइरिस्टर प्रभाव से कैसे निपटें? ट्रांजिस्टर को दूर फैलाना संभव है, इस प्रकार ट्रांजिस्टर क्यू 2 की आधार लंबाई बढ़ जाती है, लेकिन क्रिस्टल के पैकिंग घनत्व में कमी के कारण यह विकल्प अवांछनीय है। आप सब्सट्रेट और पॉकेट के डोपिंग के स्तर को बढ़ा सकते हैं, चार्ज वाहक की गतिशीलता को कम कर सकते हैं - लेकिन यह मुख्य ट्रांजिस्टर की गति को भी कम करेगा।

सबसे सुविधाजनक विकल्प आवारा ट्रांजिस्टर (रु और आरडब्ल्यू) के मूल प्रतिरोध को कम करना है। कम प्रतिरोध, कम एमिटर पीएन जंक्शन चालू प्रवाह होने पर खुलता है, और द्विध्रुवी चार्ज गुणन के शामिल होने की संभावना कम होती है। तकनीकी रूप से, आधार प्रतिरोधों को कम करने का अर्थ है सब्सट्रेट और पॉकेट में अच्छे संपर्क प्रदान करना, या एक उच्च-मिश्र धातु सब्सट्रेट के शीर्ष पर उगाए गए कम-मिश्र धातु के उपकला परत में ट्रांजिस्टर बनाना।

पारंपरिक CMOS तकनीक में जेब और सब्सट्रेट के संपर्कों के प्रतिरोध को कम करने का सबसे विश्वसनीय तरीका ट्रांजिस्टर को रिंग संपर्क (तथाकथित "गार्ड रिंग" या गार्ड रिंग) से घेरना है। प्रौद्योगिकी और गार्ड के छल्ले की आवश्यकताओं की कठोरता के आधार पर, एक से चार तक हो सकता है (उदाहरण के लिए, इनपुट-आउटपुट सर्किट में, जहां बड़े काम की धाराओं के प्रवाह के कारण, थाइरिस्टर प्रभाव विकिरण से संबंधित कारणों के लिए भी संभव है, इलेक्ट्रोस्टैटिक सहित) टूटना)। गार्ड रिंग का एक स्पष्ट दोष तत्वों के क्षेत्र में एक गंभीर वृद्धि है (कई बार तक), अर्थात्, विकिरण प्रतिरोध को बढ़ाने के अन्य तरीकों को ध्यान में रखते हुए भी, एक बहुत ही कम संख्या में ट्रांजिस्टर एक क्रिस्टल पर एक समान गैर-विकिरण प्रतिरोधी पर फिट होंगे।

Thyristor प्रभाव के खिलाफ सुरक्षा के लिए एक अन्य विकल्प सर्किट में प्रत्येक ट्रांजिस्टर का पूरा विद्युत अलगाव है, जिसे "सिलिकॉन ऑन इंसुलेटर" तकनीक (SOI, अंग्रेजी सिलिकॉन इन इन्सुलेटर या SOI) में लागू किया गया है। एक ऐतिहासिक रूप से महत्वपूर्ण प्रकार का SOI नीलम सिलिकॉन (SOS) है, जिसमें व्यक्तिगत सिलिकॉन द्वीपों को एक नीलम एकल क्रिस्टल की सतह पर उगाया जाता है, लेकिन जब छोटे डिजाइन मानकों पर स्विच किया जाता है, तो इसे तकनीकी कारणों से लगभग सार्वभौमिक रूप से छोड़ दिया गया था, और अब लगभग हमेशा एक इन्सुलेटर पर सिलिकॉन का मतलब है सिलिकॉन ₂ SiO पर । इस तरह के वेफर्स बनाने के लिए अलग-अलग प्रौद्योगिकियां हैं, लेकिन वे सभी इस तथ्य से उबलते हैं कि सिलिकॉन सब्सट्रेट पर अपेक्षाकृत मोटी SiO ₂ परत बनती है(जिसे छुपा या दफन ऑक्साइड या दफन ऑक्साइड कहा जाता है), और इसके ऊपर सिलिकॉन की एक निरंतर परत होती है, जिसमें ट्रांजिस्टर बनाए जाते हैं, पारंपरिक पक्ष इन्सुलेशन द्वारा अलग किए जाते हैं, छिपे हुए ऑक्साइड तक पहुंचते हैं। वॉल्यूमेट्रिक और SOI तकनीक पर किए गए MOS ट्रांजिस्टर के क्रॉस सेक्शन की तुलना चित्र NUM में दिखाई गई है। यह भी दिखाया गया है कि pn संक्रमण हैं जिसके पास इलेक्ट्रॉन - छेद जोड़े का पृथक्करण होता है।


चित्रा 7. वॉल्यूमेट्रिक और एसओआई तकनीक पर किए गए एमओएस ट्रांजिस्टर का क्रॉस-सेक्शन। चार्ज जेनरेशन एक भारी आवेशित कण के लिए दिखाया गया है।

SOI में एक थाइरिस्टर प्रभाव की पूर्ण अनुपस्थिति ने इस तथ्य को जन्म दिया है कि "SOI विकिरण प्रतिरोध के बराबर है" अभी भी हार्डवेयर डेवलपर्स के बीच व्यापक है, लेकिन ऐसा नहीं है। एक प्रभाव के प्रतिरोध में एक निर्विवाद लाभ होने (और यह मुख्य रूप से गार्ड रिंग पर बचत स्थान में व्यक्त किया गया है), SOI में कुल अवशोषित खुराक और एकल विफलताओं दोनों के लिए काफी कम प्रतिरोध हो सकता है।

ट्रांजिस्टर का विद्युत अलगाव आपको ट्रांजिस्टर लीक से पूरी तरह से छुटकारा पाने की अनुमति देता है, लेकिन साइड चेहरे के साथ रिसाव गायब नहीं होता है, और, इसके अलावा, एक अव्यक्त ऑक्साइड की उपस्थिति से ऑक्साइड के बीच दो और संक्रमण क्षेत्रों की उपस्थिति होती है - और एक परजीवी चैनल भी अव्यक्त ऑक्साइड की सीमा पर ही बन सकता है। फिर भी, SOI योजनाओं की खुराक प्रतिरोध समान मात्रा वाले लोगों के लिए तुलनीय है, और इसे Volumetric Technology में बढ़ाने के अधिकांश तरीके SOI पर लागू होते हैं।


चित्रा 8. वॉल्यूमेट्रिक और एसओआई एमओएस ट्रांजिस्टर में रिसाव धाराओं की घटना की तुलना।

एकल SOI प्रभावों के दृष्टिकोण से, प्रौद्योगिकी का वॉल्यूमेट्रिक वन पर एक महत्वपूर्ण लाभ है: जिस क्षेत्र से प्रसार चार्ज संग्रह होता है, वह अव्यक्त ऑक्साइड द्वारा सीमित होता है और लगभग इसी तरह के वॉल्यूमेट्रिक तकनीक की तुलना में छोटे परिमाण का एक क्रम है - अर्थात, संतृप्ति क्षेत्र में विफलताओं का क्रॉस सेक्शन परिमाण छोटे का एक क्रम होगा। और यह भी एक बहुत छोटा सा किनारा)। दुर्भाग्य से, वाणिज्यिक एसओआई सर्किट में, इस लाभ को पूरी तरह से इस तथ्य से पार किया जाता है कि विफलता की सीमा एलईटी इतनी छोटी है कि एसओआई के लिए विफलताओं की तीव्रता अधिक है क्योंकि छोटे एलईटी के साथ कणों की बड़ी संख्या है जो कि वॉल्यूमेट्रिक प्रौद्योगिकी ट्रांजिस्टर के साथ हस्तक्षेप नहीं करते हैं, लेकिन एसओआई ट्रांजिस्टर के साथ हस्तक्षेप करते हैं। इसका कारण परजीवी द्विध्रुवी प्रभाव है। आपने उन आंकड़ों पर ध्यान दिया होगा कि यदि वॉल्यूम ट्रांजिस्टर के गेट क्षेत्र की क्षमता सब्सट्रेट या पॉकेट की क्षमता के साथ मेल खाती है,तब SOI MOS ट्रांजिस्टर के गेट क्षेत्र की क्षमता कुछ भी नियंत्रित नहीं होती है। जब TZZ गेट क्षेत्र में आता है, तो संभावित रूप से क्षमता बढ़ाने के लिए पर्याप्त चार्ज इसमें जमा हो सकता है। गेट क्षेत्र, ऊपर, नीचे, और ढांकता हुआ द्वारा और शेष दो पक्षों से पी.एन. जंक्शनों से घिरा हुआ है, इस स्थिति में प्रेरित टीबी करंट द्वारा आवेशित धारिता की भूमिका निभाता है। गेट क्षेत्र की क्षमता में वृद्धि से स्रोत पीएन जंक्शन खुलने की ओर जाता है। इसके अलावा, एमओएस ट्रांजिस्टर में एक परजीवी द्विध्रुवी ट्रांजिस्टर चालू होता है, जो इसी तरह की संख्या से प्रेरित वर्तमान क्षणिक वर्तमान नाड़ी को बढ़ाता है (ऐसी परजीवी संरचनाओं का लाभ कई इकाइयों से लगभग दसियों तक हो सकता है)। द्विध्रुवी गुणन इस तथ्य की ओर जाता है कि तत्व विफलता का महत्वपूर्ण प्रभार कई बार घट जाता है,और इसके साथ, विफलता की दहलीज LET, जो SOI CMOS सर्किट को समान थोक वाले की तुलना में बहुत कम दोष सहिष्णु बनाता है।

क्या परजीवी द्विध्रुवी प्रभाव से छुटकारा पाना संभव है? बेशक, आपको केवल यह सुनिश्चित करने की आवश्यकता है कि उप-गेट क्षेत्र की क्षमता नियंत्रण में है। दो विकल्प हैं - सिलिकॉन परत को इतना पतला बनाने के लिए कि वह ट्रांजिस्टर का पूरा चैनल बन जाए (इसे पूरी तरह से खराब SOI या पूर्ण रूप से नष्ट किया गया SOI कहा जाता है), या गेट क्षेत्र से संपर्क बनाएं। संपर्क दो प्रकार के होते हैं: स्वतंत्र और गेट क्षेत्र की क्षमता को स्रोत की क्षमता से जोड़ना।


चित्रा 9. SOI राज्यमंत्री ट्रांजिस्टर के गेट क्षेत्र में विभिन्न प्रकार के संपर्क। ग्रीन शो एन-डोपिंग, रेड शो पी-डोपिंग।

गेट क्षेत्र को स्रोत से जोड़ने वाले संपर्क का मुख्य लाभ कॉम्पैक्टनेस है, मुख्य नुकसान कुछ समावेशन (उदाहरण के लिए, पास कुंजी में) के लिए उपयोग करने में असमर्थता है। स्वतंत्र संपर्कों का उपयोग कहीं भी किया जा सकता है, लेकिन उनका क्षेत्र ट्रांजिस्टर के क्षेत्र के बराबर है, इसलिए उन्हें केवल उसी स्थान पर रखा जाता है जहां यह वास्तव में आवश्यक है। इसके अलावा, दोनों प्रकार के संपर्कों के पास एक और उपयोगी संपत्ति है - वे संयमी चैनलों के गठन की साइटों को ओवरलैप करते हैं और इस प्रकार, माइक्रोबिरिटक के प्रतिरोध को कुल अवशोषित खुराक में बढ़ाते हैं।

ऊपर दर्शाई गई तकनीक एसओआई तकनीकों को पूर्ण खुराक के प्रतिरोध के सूचकांकों और एकल विफलताओं के संतृप्ति पार अनुभाग के साथ प्रदान करना संभव बनाती है जो कि परिमाण का एक छोटा क्रम है, लेकिन विफलता की सीमा LET अभी भी काफी छोटी है ताकि कक्षा में माइक्रोकिरसीट अक्सर बंद हो जाए। आप सर्किटरी और सिस्टम इंजीनियरिंग विधियों का उपयोग करके एकल विफलताओं की आवृत्ति को कम कर सकते हैं, लेकिन यह एक अलग लेख (या सैकड़ों शोध प्रबंध) के लिए एक विषय है।