😈 🐸 🥠 शुरुआती दिनों में FPGAs से परिचित होने में मदद करने के लिए VHDL और वेरिलॉग की तुलना में थोड़ी कमी 👨‍👩‍👦 🤼 👨🏻‍🎨

ऐतिहासिक रूप से, मैंने केवल एक नई नौकरी पर FPGAs का अध्ययन करना शुरू किया।
ये अल्टरना FPGAs थे।

वरिष्ठ व्यवधान सहकर्मियों ने इन चिपों की प्रोग्रामिंग के लिए AHDL और VHDL दोनों की सिफारिश की।
अंत में, मैं VHDL भाषा पर बस गया, क्योंकि यह ADHL के विपरीत एक उच्च-स्तरीय भाषा है।
हालांकि बाद की लिस्टिंग ज्यादा अच्छी थी।

और मैंने वीएचडीएल भाषा की सभी चाल और सीमाओं का अध्ययन करना शुरू कर दिया।
नतीजतन, मैं इस निष्कर्ष पर पहुंचा कि भाषा निर्माण केवल भयानक हैं, और उपकरण के डिजाइन के लिए प्रतिबंध अत्यधिक हैं।

मैं "एक टाइमर या पहली FPGA परियोजना बनाना" लेख से लिस्टिंग का एक उदाहरण दूंगा।

VHDL स्रोत कोड

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity Div_27Mhz_to_1Hz is   port    (     clk   in   std_logic;     clk_out   out   std_logic    ); end Div_27Mhz_to_1Hz; architecture div_behavior of Div_27Mhz_to_1Hz is Begin   process(clk)    variable cnt : integer range 0 to 27000000;   begin    if (clk'event and clk = '1') then     if (cnt   >= 13500000) then      clk_out   <= '1';     else      clk_out   <= '0';     end if;     if (cnt   = 27000000) then      cnt   := 0;     else      cnt   := cnt + 1;     end if;    end if;  end process; end div_behavior;

मैं विस्तार से वर्णन नहीं करूंगा कि यह कैसे काम करता है - बस मूल लेख पढ़ें। मैं पूरी सूची के रूप में अपनी धारणा व्यक्त करने का प्रयास करूँगा।
शुरुआत के लिए, एक असंभव लाइब्रेरी डिक्लेरेशन ब्लॉक। इसके अलावा, अक्सर इस्तेमाल किए जाने वाले डेटा प्रकारों (std_logic) या प्रकार रूपांतरण फ़ंक्शन के लिए भी लाइब्रेरीज़ आवश्यक हैं।
नौसिखिया बनाओ पूर्णांक प्रकार चर std_logic_vector प्रकार में परिवर्तित करें और इस मान को बाहरी पोर्ट पर सेट करें!
और हमें क्या मिलता है? यह करने के लिए दर्दनाक खोज के कुछ घंटों।
अंत में, यह पता चला कि हमें इसकी आवश्यकता है:
1. कनेक्ट पुस्तकालयों:

 use ieee.std_logic_1164.ALL; use ieee.std_logic_unsigned.all; use ieee.numeric_std.ALL;

2. std_logic_vector पोर्ट पर पूर्णांक लिखना सीधे असंभव है। आपको विशेष प्रकार के रूपांतरण कार्यों का उपयोग करना चाहिए! (मैं हमेशा FPGA परियोजनाओं में टाइप की अवधारणा से नाराज था)
std_logic_vector (to_unsgined (,))
यह प्रविष्टि रजिस्टर के कम से कम महत्वपूर्ण बिट्स को std_logic_vector वेक्टर में परिवर्तित करती है ।
और पोर्ट के लिए एक संख्या लिखने के लिए कम से कम 4 लाइनें।

मेरे लिए भी डरावनी एक वेक्टर लिखने की घटना थी:
वेक्टर (एम डाउनो एन)
या
वेक्टर (एम तक एन)

नीचे तक और बस शब्दों ने मुझे उनके अतिरेक के साथ असंतुलित कर दिया। मेरी राय में वे बेमानी हैं।
मैं इसके बारे में पहले से ही चुप हूं। विभिन्न प्रकारों की संख्या अलग-अलग लिखी गई है:
पूर्णांक एक सामान्य संख्या के रूप में लिखा जाता है - 1, 2, 3, 4, 5
लेकिन std_logic_vector को समस्या हो रही है।
एक यूनिट वेक्टर के लिए रिकॉर्ड में '1' और '0' फॉर्म होता है, लेकिन डिफ़ॉल्ट रूप से दशमलव मानों द्वारा 2 या अधिक बिट्स के वैक्टर नहीं होते। केवल हेक्स या बिन ।

सौभाग्य से, इस भाषा के साथ मेरा परिचय इस पर समाप्त हो गया और मैं वेरिलोग और सिस्टमविरोग भाषाओं के धर्म में डूब गया।

मेरे लिए यह एक रहस्योद्घाटन था!
कोई अतिरिक्त प्रविष्टि नहीं। लिस्टिंग साफ और सीधी है। प्रत्येक चिन्ह का एक उचित अर्थ और स्थान होता है।
दुर्भाग्य से, FPGAs के लिए आधुनिक संकलक इन भाषाओं के मानक का पूरी तरह से समर्थन नहीं करते हैं, क्योंकि उनकी सभी विशेषताओं का उपयोग नहीं किया जा सकता है। (मेरे व्यक्तिगत व्यवहार में, क्वार्ट्स II ने प्रक्रियाओं और कार्यों का उपयोग करके परियोजना को अच्छी तरह से नहीं समझा।
वह कक्षाओं को भी अच्छी तरह से नहीं समझता था (या बिल्कुल भी समझ नहीं आया था; मुझे अब याद नहीं है)।
ऊपर सूचीबद्ध SystemVerilog प्रविष्टि में स्वयं की तुलना करें:

SystemVerilog स्रोत कोड

 module Div_27Mhz_to_1Hz (  input     CLK,  output logic    CLK_OUT,  output logic[7:0]    CNT_OUT ); integer cnt = 0; always@(posedge CLK) begin  if (cnt >= 13500000) begin   CLK_OUT   <= 1;  end  else begin   CLK_OUT   <= 0;  end  if (cnt == 27000000) begin  cnt   <= 0; end else begin   cnt   <= cnt + 1; end  CNT_OUT   <= cnt; end endmodule

जैसा कि आप देख सकते हैं, लाइनों की संख्या में स्पष्ट रूप से कमी आई है। लिस्टिंग अपने आप में सरल है और एक ही प्रकार की (संख्याएँ हर जगह संख्या के रूप में लिखी जाती हैं)। सिग्नल एज सत्यापन इकाई उस स्थान पर चली गई जहां प्रक्रिया ट्रिगर घोषित की गई थी।
मैंने विशेष रूप से डेटा टाइप रूपांतरण की सुविधा और सरलता प्रदर्शित करने के लिए मॉड्यूल की कार्यक्षमता का विस्तार किया।
जैसा कि आप मॉड्यूल पोर्ट के विवरण में देख सकते हैं, मैंने एक विशेष आठ-बिट आउटपुट पोर्ट CNT_OUT पेश किया । पोर्ट डेटा प्रकार तर्क है ।
यहाँ यह SystemVerilog के प्रकारों के बारे में एक आसान विषयांतर करने लायक है।
एसवी में दो मुख्य प्रकार के डेटा हैं:
सर्किट (तार)
रजिस्टर (reg)
अन्य सभी डेटा प्रकार पूरी तरह से क्वार्टस द्वारा समझे नहीं गए हैं और इसलिए मेरे द्वारा उपयोग नहीं किए गए हैं।
इस मामले में, इन प्रकारों (मानक के अनुसार) के बीच का अंतर यह है कि सर्किट का प्रकार मान नहीं ले सकता है।

तर्क डेटा प्रकार इंगित करता है कि संकलक यह तय करने के लिए स्वतंत्र है कि यह एक श्रृंखला है या एक रजिस्टर है।

यह ध्यान देने योग्य है कि क्वार्टस आमतौर पर एसवी डेटा प्रकारों की उपेक्षा करते हैं। इसका संकलक आपको एक रजिस्टर के रूप में तार का उपयोग करने की अनुमति देता है और इसके विपरीत। इसलिए, तर्क डेटा प्रकार का अनुप्रयोग कुछ हद तक मनमाना है। हमारे पास प्रकार पूर्णांक का एक काउंटर चर है (डिफ़ॉल्ट रूप से यह 32 बिट्स है) और प्रकार तर्क का एक बाहरी आउटपुट पोर्ट और 8 बिट्स की चौड़ाई के साथ।
स्ट्रिंग CNT_OUT <= cnt; निम्नलिखित कार्य करता है:
हर घड़ी चक्र, cnt रजिस्टर के निचले 8 बिट्स को CNT_OUT पोर्ट पर लिखा जाता है। (यह ध्यान देने योग्य है कि यह रिकॉर्ड पोर्ट को लिखने के लिए बिट्स की सीमा को स्पष्ट रूप से इंगित नहीं करता है।
इसलिए, 8 छोटे लोगों को लिया जाता है)।

इस प्रकार, हम देखते हैं कि एसवी को विशेष पुस्तकालयों और प्रकारों को परिवर्तित करने के लिए कार्यों की आवश्यकता नहीं है। इन सभी कार्यों को संकलक द्वारा हल किया जाता है।
एसवी में भी स्वचालित डेटा बिट संरेखण के रूप में एक सुविधा है।
यानी यदि परियोजना पूर्णांक डेटा प्रकार का उपयोग करती है, लेकिन कार्य के तर्क के अनुसार यह स्पष्ट है कि इस रजिस्टर का मूल्य 255 (दशमलव प्रणाली में) से अधिक नहीं है,
फिर संकलन के बाद यह रजिस्टर 8 बिट का हो जाएगा।
इस प्रकार, एसवी मानक द्वारा अनुमत एक और स्वतंत्रता है - इसमें रजिस्टर लंबाई के स्पष्ट संरेखण की आवश्यकता नहीं है।

सामान्य तौर पर, मेरी राय में, SystemVerilog की लिस्टिंग अधिक सामंजस्यपूर्ण और पठनीय लगती है। यह लंबे डेटा प्रकार के नामों और संकेतों और रजिस्टरों की घोषणा लाइनों की अनुपस्थिति से प्राप्त किया जाता है।
वैक्टर रिकॉर्ड करना भी आसान और सटीक है।

सामान्य तौर पर, इन भाषाओं की तुलना बहुत गहरी और लंबी की जा सकती है। लेकिन मुझे यकीन है कि सभी तुलनाओं की एक बड़ी संख्या में, एसवी अपनी सुंदरता, पाठ की कॉम्पैक्टनेस और उपयोग में आसानी दिखाएगा।

सामान्य तौर पर, SystemVerilog प्रोग्रामर्स से अपील करेगा।
यदि आप एक अपरिवर्तनीय सर्किट डिजाइनर हैं, तो आप AHDL को पसंद करेंगे।
मैं इसकी तुलना में नहीं देता हूं यह एक पूरी तरह से अलग विषय है और लेख में दी गई भाषाओं के साथ इसकी तुलना असेंबलर और सी की तुलना के समान है ।

शुरुआती दिनों में FPGAs से परिचित होने में मदद करने के लिए VHDL और वेरिलॉग की तुलना में थोड़ी कमी

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