スイッチでの物理層の実装

スイッチのほとんどすべてがPHYlessとして宣言されているため、疑問が生じます。 これはどういう意味ですか、考慮に入れる必要がある機能は何ですか？

ツイストペアでは最大100メートルの範囲が利用可能で、光学系は10GBASE-SRを使用した300メートルから10GBASE-ZRを使用した80キロメートルまで送信できます。 外部ケーブルからプリント基板に移行すると、状況は根本的に変わります。 信号線の密度が非常に高いため、信号が無傷のままである範囲はインチ単位で測定されます。

スイッチングマトリックス（ASIC）と通信するために、SFP +ポートはSFIと呼ばれる電気インターフェイスを使用し、トランシーバーはサイズと電力消費を最小限に抑えるように最適化されており、信号品質をサポートするアイロンの余地はありません。 最新のスイッチングASIC（Broadcom Trident +やIntel Altaなど）は、ポートからSFI信号を直接受信できます。このポートを実装したスイッチは、PHYlessと呼ばれます。 ただし、トラックの長さにより、ポートからマトリックスへの歪みなしで信号を配信できない場合は、PHYまたはSERDESと呼ばれる追加のチップが必要です。



彼は何をしていますか？


長いトラック長で大きな信号歪みが発生します。チップの重要な機能の1つは、10GBASE-LRMおよび10GBASE-ERの動作に必要なこの現象の補償である電子分散補償（EDC）です。 他の多くのタスクも実行されます。

1. 電気インターフェイスの変換（例：SFIからXFI、またはSFIからKR）。
2. SERDES-シリアル/パラレル変換（たとえば、1つのSFIラインから4つのXAUIラインへ）。
3. シグナルインテグリティの回復とリタイミング。
4. Physical Coding Sublayer（PCS）Direct Encodingなどの物理層機能。

スイッチのさまざまなタイプの物理層実装の機能の要約表：

	EDC PHY	ライトPHY	リタイマー	Phyless
クロックリカバリ（リタイミング）	X	X	X
イコライザー	X	X	X
単一変換（例：XLPPI / KR4 <-> XLAUI、XFI <-> SFI）	X	X
自動ゲイン制御（振幅制御のための再生）	X
統合されたマイクロコントローラーとdsp	X
LRMのEDC	X
往復遅延（40nm、BRCMのCMOS）	50〜70 ns	5ns	<5ns	0ns
消費電力（40nm、BRCMのCOM）	500〜700mw / 10Gポート	300mw / 10GEポート	<300mw / 10GEポート	0mw
追加機能
IEEE 1588	X
同期。 イーサネット	X
MACSEC	X
FCoE	X
申込み	DSPベースのEDC PHY。 SFP +、QSFP +モジュールおよびバックプレーンをドライブします。 10GBASE-LRM / MACsec / 1588 / FCoEをサポート	ドライブSFP +、QSFP +モジュールおよびバックプレーン	フロント/バックプレーンおよびチップ2チップアプリケーション用のシンプレックスおよびデュプレックスイコライザー

48個の10G SFP +ポートと4個の40G QSFP +ポート（ Eos 400およびEDC PHYを備えた同様のポート）を備えたスイッチの例を使用して、利点と欠点を導き出すことができます。

利点：

1. 消費電力を61W削減しました（240W-> 179W）。
2. 50-70nsの遅延削減。
3. MTBFの増加とMTTRの減少。
4. 大幅な価格引き下げ

短所：

1. SFP-10G-LRM（ロングリーチマルチモード）はサポートされていません。
2. FCoEゲートウェイを実装することはできません（ただし、FCoEネットワークでは機能します）。

ノード間の距離が10 kmを超えるネットワークを構築する必要がない場合は、ネットワークを介したFCoEゲートウェイと正確な同期は不要であるため、PHYlessオプションが推奨されます。 コストが低く、消費が少なく、信頼性が高い-他に何が必要ですか？

ほとんどのタスクはこのフレームワークに適合します:)