ジュニアFPGAデザインエンジニア：どうなるか？

• 初心者FPGA開発者が学ぶべきトピックのリスト
• 各トピックに関する推奨文献
• テスト問題と実験室作業のセット
• 古典的な初心者のバグ（およびトラブルシューティングのヒント）

知って必要なこと

デジタル回路

• 基本的なデジタルノード（AND / OR / NOT論理要素、エンコーダー、マルチプレクサー、加算器など）を知っている

• デビッド・ハリス、サラ・ハリス。 デジタルデザインとコンピューターアーキテクチャは非常に大きな本であり、基本からトップまでを説明しています。 ロシア語版があります。 私はロシア語版を見ました：それは非常に素早く簡単に読みます。
• Ugryumov E.P. 「デジタル回路」はソビエトの古典的な教科書であり、すべての結果をもたらします（一部のトピックは複雑すぎて説明できないため、この情報が必要かどうかをすぐに理解できないか、スキップできます）。 私は古い版を読みました。おそらく2010年版ではすべてが良くなったので、見ていませんでした。

1. デジタル回路はアナログ回路とどう違うのですか？
2. 基本的なデジタルノードとは何ですか？ それらのうち、出力は入力のみに依存しますか？
3. マルチプレクサとは何ですか？ プリミティブAND / OR / NOT要素の4-in-1マルチプレクサーダイアグラムを描画します。
4. 式の真理値表を作成します： X = A or（B and C）or D.

HDL構文

• HDL言語の合成コンストラクト（構文）の知識
• HDL言語を使用して基本的なデジタルノードを記述する方法に関する知識
• HDLコードのこの部分が（基本的なデジタルノードの側から）何を変えているかを理解する
• 正しい動作を得るためにHDL言語で書く能力

• ポンP.チュー。 「Verilogの例によるFPGAプロトタイピング」 -基本から始まるVerilogのサイン。 構文は詳細に分析され、単純な（カウンター）およびより高いレベル（UARTおよびVGA）の両方の膨大な数の例があります。
• ジョセフ・カルシェンボイム。 「短期コースHDL」 -ロシア語の古典的なコース。
• www.asic-world.comは、VerilogとSystemVerilogの両方から多数の例が掲載されているサイトです。
• デビッド・ハリス、サラ・ハリス。 デジタルデザインとコンピューターアーキテクチャ（上記を参照）
• スチュアート・サザーランド。 SystemVerilog for Designは、VerilogとSystemVerilogの違いに関する本です。 読むには、Verilogの基本的な知識が必要です。 新しい標準で導入されたアメニティを理解するために読むことをお勧めします。

1. ブロッキング割り当ては、ノンブロッキングとどのように違いますか？ 一方を使用する価値がある場合、もう一方を使用する価値がある場合
2. 次の3つの説明に違いはありますか？ もしそうなら、それはどのように現れますか？
   

   // code 1: assign a = b + c; // code 2: always @( b or c ) begin a = b + c; end // code 3: always @( * ) begin a = b + c; end 

 module test( input clk_i, input a_i, input [2:0] b_i, output reg x_o ); reg [7:0] cnt = 8'd0; reg [7:0] cnt2; wire c; reg d; always @( posedge clk_i ) cnt <= cnt + 1'd1; always @(*) begin cnt2 = cnt + 1'd1; end assign c = ( cnt < 8'd5 ) && ( a_i == 1'b0 ); always @( posedge clk_i ) begin d <= c; x_o <= c ? ( d ) : ( cnt2[ b_i ] ); end endmodule 

 module traffic_light( // c input clk_i, //   input rst_i, //  1,    ,  0 —     output red_o, output yellow_o, output green_o ); 

HDLコードのシミュレーションと検証

• Verilog'aおよびSystemVerilog'aの非合成コンストラクトを知っている
• 簡単なテストベンチを作成し、シミュレーターで実行できるようにします（ModelSimなど）
• 「完璧な」テストベンチの配置方法を理解する

• testbench.inは、VerilogおよびSystemVerilogを使用した膨大な数の検証例です。
• クリス・スピア。 検証用SystemVerilogは、 SystemVerilogを使用した検証に関する優れた大きな本です。 読みやすく、多くの質問に対する答えを見つけることができます。

• アルテラ。 「メンター・グラフィックスのModelSimソフトウェアの概要」

1. 機能はタスクとどう違うのですか？
2. 5ステージRISCプロセッサの最も単純なHDLモデルを書いたと想像してください。 どのように検証しますか？ （ 複雑さの増加の問題 ）。
3. キューとメールボックス （SystemVerilog言語のデータ型）の違いは何ですか？
4. 機能シミュレーションと一時シミュレーションの違いは何ですか？ いつどれを使うべきですか？

FPGA

• FPGAが構成する基本要素を知る
• FPGAでの開発ワークフローの仕組みを理解する
• FPGAのどの操作が安価で、どの操作が（周波数とリソースにおいて）直感的に想像できる

• アンドリュー・ムーア。 「FPGAs for Dummies」は、非常に高級な（マーケティング）言語のFPGAに関する話です。 片目で見ることができます。
• アルテラCyclone IIIハンドブック -比較的古いアルテラFPGAファミリのデータシート。
• スティーブ・キルツ。 「Advanced FPGA Design」 -クラスブックは、開発の微妙なニュアンスの多くを明らかにします。

• アルテラ。 「プログラマブルロジックの基礎：FPGAアーキテクチャ」
• David L. Jones（EEVblog）。 「FPGAとは？」 - FPGAとは何かについてのストーリーを掲載した豪華なビデオ。

1. FPGAとASICの違いは何ですか？ FPGAはどのブロックで構成されますか（または構成される可能性がありますか）？
2. FPGAを使用するのが適切な（経済的に実行可能な）タスクと、どのMCUおよびCPUのタスクの範囲を概説してみますか？
3. どのハードウェアブロックを知っていますか？ 彼らは何のために使われますか？ （ここでハードウェアブロックとは、 ハードIPを指します ）。
4. Yファミリは、3つの入力と1つの出力を持つLUTを使用します。 assign eq =（a == b）を計算するために必要なLUTの最小数は何ですか。 aとbが32ビットの正の整数である場合 LUTに4つ（5つ、6つ）の入力がある場合
5. 16ワードのシングルポートメモリを作成する必要があります。 各ワードは100ビット幅です。 いくつのM9Kブロック（9216ビット）が占有されますか？ 私たちは、Cyclone IIIの下でプロジェクトを行っていると考えています。 （*）

同期設計とタイミングに関連するすべて

• 同期設計の原理を知っている
• これらのスキームまたは他のスキームがどのようなマイナスの結果をもたらすかを知る
• 制約の概念を持っている

• スティーブ・キルツ。 「高度なFPGAデザイン」（上記を参照）。
• アルテラ。 Quartus Handbookは、 Recommended Design Practicesの責任者です。
• アルテラ。 「メタスタビリティについて」
• nerudo。 「トリガーの準安定性とサイクル間同期」

1. タイミング制約とは何ですか？ それらはどこで説明され、何のために（何のために）使用されますか？ 記載されていない場合はどうなりますか？
2. クロックドメインクロッシングとは何ですか？ どのように、いつそれを実装しますか？
3. 同期リセットと非同期リセットの違いは何ですか？ 同期リセットの入力に非同期リセットが行われるとどうなりますか？
4. ラッチとは何ですか（ラッチ、ラッチ）？ ラッチを使用した結果はどうなりますか？ ラッチを作成するコードの例を示します。
5. 組み合わせループとは何ですか？ 組み合わせループを使用した結果はどうなりますか？
6. 準安定性とは それを達成する方法は？ 長所と短所は何ですか？
7. グリッチとは何ですか？ これに対処する必要がありますか？ もしそうなら、どこで、どのように？
8. Dトリガーのセットアップ時間/ホールド時間とは何ですか？

CAD

• プロジェクトを作成できる
• I / Oピンと定数を記述できる（少なくとも単純な状況では、複雑なI / Oインターフェイスなしで）
• アセンブリレポートとは何か、各レポートに含まれる情報を知る
• ハードウェアデバッグツールを使用できる
• Timing Analysis Tool（ STA ）を使用できるようになる
• ベンダーが提供する既製のIPコア/モジュール（FIFO、RAM、FFT、DDR、イーサネットなど）と、それらをプロジェクトに追加する方法を知っている

• アルテラ。 Quartusハンドブック
• アルテラ。 「Verilog Designsを使用したSignalTap II」
• デニス・シェヘレフ。 「Synopsys Design Constraint-アルテラTimeQuestの例を使用して時間制限を設定するための言語」 -ロシア語の優れたシリーズ記事。 TimeQuest for Dummiesも参照してください。

• アルテラ。 「Quartus Prime Software：Foundation」
• アルテラ。 「Quartus Primeソフトウェアの使用：はじめに」
• アルテラ。 「Quartus IIソフトウェアインタラクティブチュートリアル。」
• アルテラ。 TimeQuest Timing Analyzer

1. 「プロジェクト全体をビルドする」ボタンをクリックして完成したバイナリファイルを取得するアセンブリの段階は何ですか？ 各段階で何が起こりますか？
2. CADがプロジェクトを指定された制約（制約）に入れることに成功したかどうかを確認する方法は？

講義と研究室

 : *   ?  . *   ( Quartus ).   Verilog: *      ( HDL ). * /  . *    : *      . * , /   *  . *     . *     . * /  . * . *   Verilog   . *     ( +SystemVerilog ): *    . . Testbench.    testbench. *    testbench'. *  .   . *     ( ,   .. ). *   tasks. *   . *      . * SystemVerilog Assertions. *  testbench    . *  c  (  ) . 

1. FPGAの紹介。
2. 内部FPGAデバイス。
3. Verilog / SystemVerilogの概要。 さまざまなタイプのロジックの説明の例。
4. 同期設計。 簡単なテストベンチを作成します。
5. SystemVerilogのFSM、配列、および構造の説明。 メモリ：VerilogおよびMegaWizardを使用した作成。
6. DCFIFOの仕組み 静的タイミング分析。 TimeQuest、制約。
7. 検証：カバレッジ、アサーション、SystemVerilogインターフェイス
8. Avalonファミリーのインターフェース。 IPコア。 Qsys。
9. 検証：SystemVerilog OOP、制約付きランダムテスト。

• ラバ＃1。
• ラバ＃2。
• ラバ＃3。
• ラバ＃4。

古典的なエラー

割り当ての混乱（ブロックと非ブロック）

• ブロック割り当てと非ブロック割り当てに関する質問に答える自信がありません（上記を参照）
• 「=」を「<=」 （およびその逆）にランダムに変更し、機能することを期待していることに気づいた
• シミュレーターが奇妙なことを示している場合、Dトリガーがどのように機能するかを理解していることを疑い始めます
• シミュレーション結果は、ハードウェア上で発生していることと安定して一致しません（何かがビートに浮かぶ）

• Verilogの資料を理解する（上記の文献を参照）
• シミュレーション結果をハードウェアで合成および実装するものと一致させたい場合は、単純なルールを覚えておいてください：組み合わせロジック（ always_comb 、 常に@（*） ）を記述するブロックでは、ブロック割り当て（ = ）のみを使用する必要があります トリガーを記述するブロック（ always_ff 、 常に@（posedge clk ...） ）では、非ブロッキング割り当て（ <= ）のみを使用する必要があります。

タイミングの問題

• シミュレーション結果がハードウェアで発生することと一致しません
• 鉄は不安定に動作します：干渉がはっきりと見える場合があります（VGAなど）
• 「シグナリング手順を追加し、その後、回路が正常に動作しなくなった後、シグナリング手順を削除しましたが、すべて正常です」

• 必要なすべての制約（少なくとも* .sdcファイルの使用クロック周波数）を規定し、このファイルをプロジェクトに接続します
• プロジェクトを再コンパイルします。 TimeQuestに移動して、ネガティブスラックがあるかどうかを確認し、そうである場合は、なぜこれが起こっているのかを調べます（Quartusの設定を変更するか、コードを書き直す必要があります）。

同期設計の原則に準拠していない（非同期）

 // BAD EXAMPLE ... input clk_i, ... logic [7:0] sec_cnt; logic [7:0] min_cnt; logic last_sec_value; assign last_sec_value = ( sec_cnt == 8'd59 ); always_ff @( posedge clk_i ) if( last_sec_value ) sec_cnt <= 'd0; else sec_cnt <= sec_cnt + 1'd1; always_ff @( posedge last_sec_value ) min_cnt <= min_cnt + 1'd1; 

 // BAD EXAMPLE ... input clk_a_i, input clk_b_i, ... logic [7:0] cnt_a; logic [7:0] cnt_b; logic [7:0] sum; always_ff @( posedge clk_a_i ) cnt_a <= cnt_a + 1'd1; always_ff @( posedge clk_b_i ) cnt_b <= cnt_b + 1'd1; always_ff @( posedge clk_b_i ) sum <= cnt_a + cnt_b; 

• プロジェクト全体を調べ、各トリガーに使用するクロッキングブロック（信号）を（紙に）書き留めます。
• この数を最小数に（もちろん合理的な制限内で）減らす方法を理解し、同期設計の規則に従ってコードを修正します。
• プロジェクト全体を調べ、クロックドメインの交差がどのように発生するかを注意深く監視します（つまり、ある周波数から別の周波数にデータが転送されます）。 正しくない場合は修正します。
• 「タイミングの問題」の項目からすべてのステップを完了します。

ハードウェアでの永続的なデバッグ（シミュレーションを無視）

• HDLファイルの編集
• 完全なプロジェクトのコンパイル
• バイナリをボードにフラッシュする
• SignalTap接続、目的の信号を表示
• エラーの理解、パラグラフ1への移行

• SignalTapでは、大規模なプロジェクトがある場合、すべてすべてすべての信号を見ることができません
• 完全なプロジェクトをコンパイルするとき、あなたはあなたの時間、または雇用者の時間をとります。 これにはかなりの時間がかかります。 小さなチップでは5〜10分かかり、その時間にハンマーを使って喫煙/お茶を飲む/キッカーをすることができますが、大規模なプロジェクトではあなたの側に来ます。
• 手元にワーキングボードが必要です
• あなたは、コードの変更が機能するかどうかわからず、他のものを壊さない

• プロジェクト全体またはその部分のテストベンチを作成する
• シミュレーションで正しい動作を実現する
• プロジェクトを組み立て、ボードを確認します

• 上記のポイントを通過します（タイミングと非同期性）
• タイミングに問題がない場合は、これが発生する入力の影響を理解してください
• シミュレーションでこれらの効果を送信し、問題が再現されることを確認してください
• RTLコードのエラーを修正し、シミュレーションとハードウェアをチェックインします
• required ：シミュレーションの以前のバージョンがこのエラーをキャッチできなかった理由を結論付ける

開発ルールなし（+ ストック付きコード ）

• 昨日書いたコードの読み取り（解析）に多くの時間を費やしています。
• 多くの場合、同じタイプのコードを記述します（キーボードで最も一般的なキーはCtrl + CおよびCtrl + Vです ）
• 同僚が書いたコードを理解することはできません（同じモジュール/ IPコアで一緒に作業する場合）。それはあなたのものです。

• McConnellなど、優れたコードの書き方を説明した文献を読んでください。 「完璧なコード」
• チームの開発ルールを作成して説明します。 または、既製のものを使用します。NetFPGA 、 electronix＃1 に関する議論、electronix＃2に関する議論 、または私が使用しているもの。
• レビューコードを経験豊富な開発者に提供してください。 これは、適切なセクションのelectronixフォーラムで確認できます。 もちろん、LEDの点滅よりも深刻なものが望ましいです。さもないと、単に理解できないでしょう:)。

おわりに

• 上記のテストの質問に簡単に答えることができます（もちろん暗記なしで）
• 適切なラボを決定する
• 「古典的な間違い」を取り除く
• githubで1-2プロジェクトを作成し、ハードウェアでテストします。 （できれば、点滅するLEDや時計よりも複雑です）。

こんにちは
私はそのような大学とそのような大学の3（4、5）コースの学生です。
私はFPGAで書くというアイデアが好きで（並行性、好きなことができます、何とか何とか）、Javaが好きです（Android用のシンプルなアプリケーションを作成しました）。 私はこれのいくつかを多かれ少なかれ真剣にやりたいです。 何を学ぶことを勧めますか？